MATTAUSCH,HANS JURGENHANS JURGEN MATTAUSCH

Last Updated :2017/06/01

所属・職名
ナノデバイス・バイオ融合科学研究所 集積システム科学研究部門 教授
ホームページ
メールアドレス
hjmhiroshima-u.ac.jp
自己紹介
 Hans Jürgen Mattauschは、シュトゥットガルト大学から博士号を取得し、1982年から1996年までにドイツのシーメンス社の中央研究所に勤務していました。  1996年以来、Hans Jürgen Mattauschはナノデバイス·バイオ融合科学研究所教授として広島大学で勤めています。主な研究分野は、VLSI回路設計、連想メモリ、知的人工システム、ナノエレクトロニクス、およびコンパクトなモデリングです。

基本情報

主な職歴

  • 1978年01月01日, 1978年03月31日, ドルトムント大学, 研究助手
  • 1978年04月01日, 1978年10月31日, クェール会社, ハードウェア設計者
  • 1978年11月01日, 1981年12月31日, マックスプランク研究所, 研究員
  • 1982年01月01日, 1996年09月30日, ジーメンス研究所, 研究者
  • 1996年10月01日, 1998年07月31日, 広島大学, ナノデバイス・システム研究センター, 助教授
  • 1998年08月01日, 2007年03月31日, 広島大学, ナノデバイス・システム研究センター, 教授
  • 2007年04月01日, 2008年04月30日, 広島大学, (併)ナノデバイス・システム研究センター副センター長
  • 2008年05月01日, 広島大学, ナノデバイス・バイオ融合科学研究所, 教授
  • 2008年05月01日, 2009年03月31日, 広島大学, (併)ナノデバイス・バイオ融合科学研究所副所長
  • 2011年04月01日, 広島大学, (併)HiSIM研究センター長

学歴

  • ストゥットウガルト大学, ドイツ, 1978年11月, 1981年05月
  • ドルトムント大学, ドイツ, 1972年10月, 1977年12月

学位

  • Doktor der Naturwissenschafter (ストゥットウガルト大学)
  • DIPLOM-PHYSIKER (ドルトムント大学)

教育担当

  • 先端物質科学研究科:半導体集積科学専攻, 先端物質科学研究科:半導体集積科学専攻

担当主専攻プログラム

  • 電子システムプログラム
  • 電気電子工学プログラム

研究分野

  • 工学 / 電気電子工学 / 電子デバイス・電子機器

所属学会

  • 電子情報通審学会(IEICE), 1999年
  • 電気電子技術者協会(IEEE), 1996年

教育活動

授業担当

  1. 2017年, 教養教育, セメスター(前期), 科学技術と人間社会[1工二]
  2. 2017年, 学部専門, セメスター(前期), CMOS論理回路設計
  3. 2017年, 修士課程・博士課程前期, セメスター(前期), 先端物質科学特別講義
  4. 2017年, 修士課程・博士課程前期, 通年, 集積回路・プロセス演習
  5. 2017年, 修士課程・博士課程前期, セメスター(後期), マイクロプロセッサ設計
  6. 2017年, 修士課程・博士課程前期, 年度, 半導体集積科学特別研究 I
  7. 2017年, 修士課程・博士課程前期, 通年, 半導体集積科学特別研究 I
  8. 2017年, 修士課程・博士課程前期, 年度, 半導体集積科学特別研究 I
  9. 2017年, 修士課程・博士課程前期, 年度, 半導体集積科学特別研究 I
  10. 2017年, 博士課程・博士課程後期, 年度, 半導体集積科学特別研究Ⅱ
  11. 2017年, 博士課程・博士課程後期, 年度, 半導体集積科学特別研究Ⅱ
  12. 2017年, 博士課程・博士課程後期, 通年, 半導体集積科学特別研究Ⅱ
  13. 2017年, 博士課程・博士課程後期, 年度, 半導体集積科学特別研究Ⅱ
  14. 2017年, 博士課程・博士課程後期, 年度, 半導体集積科学特別研究Ⅱ
  15. 2017年, 博士課程・博士課程後期, 年度, 半導体集積科学特別研究Ⅱ

研究活動

学術論文(★は代表的な論文)

  1. Compact Modeling of Dynamic MOSFET Degradation Due to Hot-Electrons, IEEE TRANSACTIONS ON DEVICE AND MATERIALS RELIABILITY, 17巻, 1号, pp.52-pp.58, 20170301
  2. Real-Time Straight-Line Detection for XGA-Size Videos by Hough Transform with Parallelized Voting Procedures, Sensors, 17巻, 2号, pp.270-pp.283, 20170201
  3. Modeling of Field-Plate Effect on Gallium-Nitride-based High Electron Mobility Transistor for High-Power Applications, IEICE Trans. on Electronics, E100-C巻, 3号, pp.321-pp.328, 20170301
  4. Power-Loss Prediction of High-Voltage SiC-MOSFET Circuits With Compact Model Including Carrier-Trap Influences, IEEE TRANSACTIONS ON POWER ELECTRONICS, 31巻, 6号, pp.4509-pp.4516, 20160601
  5. Physically Based Compact Mobility Model for Organic Thin-Film Transistor, IEEE TRANSACTIONS ON ELECTRON DEVICES, 63巻, 5号, pp.2057-pp.2065, 20160501
  6. Reconfigurable VLSI implementation for learning vector quantization with on-chip learning circuit, JAPANESE JOURNAL OF APPLIED PHYSICS, 55巻, 4号, 20160401
  7. Highly flexible nearest-neighbor-search associative memory with integrated k nearest neighbor classifier, configurable parallelism and dual-storage space, JAPANESE JOURNAL OF APPLIED PHYSICS, 55巻, 4号, 20160401
  8. Analysis of GaN high electron mobility transistor switching characteristics for high-power applications with HiSIM-GaN compact model, JAPANESE JOURNAL OF APPLIED PHYSICS, 55巻, 4号, 20160401
  9. Analysis of printed organic MOSFET characteristics with a focus on the temperature dependence, JAPANESE JOURNAL OF APPLIED PHYSICS, 55巻, 4号, 20160401
  10. Actuator-Control Circuit Based on OTFTs and Flow-Rate Estimation for an All-Organic Fluid Pump, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E99A巻, 4号, pp.798-pp.805, 20160401
  11. k Nearest Neighbor Classification Coprocessor with Weighted Clock-Mapping-Based Searching, IEICE TRANSACTIONS ON ELECTRONICS, E99-C巻, 3号, pp.397-pp.403, 20160301
  12. Efficiency Analysis of SiC-MOSFET-Based Bidirectional Isolated DC/DC Converters, IEICE TRANSACTIONS ON ELECTRONICS, E99C巻, 9号, pp.1065-pp.1070, 20160901
  13. K-Nearest Neighbor Associative Memory with Reconfigurable Word-Parallel Architecture, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, 16巻, 4号, pp.405-pp.414, 20160801
  14. A Memory-based Modular Architecture for SOM and LVQ with Dynamic Configuration, IEEE Trans. on Multi-Scale Computing Systems, 2巻, 4号, pp.234-pp.241, 20161001
  15. Mobility model for advanced SOI-MOSFETs including back-gate contribution, JAPANESE JOURNAL OF APPLIED PHYSICS, 54巻, 4号, 20150401
  16. VLSI realization of learning vector quantization with hardware/software co-design for different applications, JAPANESE JOURNAL OF APPLIED PHYSICS, 54巻, 4号, 20150401
  17. Compact Modeling of the Transient Carrier Trap/Detrap Characteristics in Polysilicon TFTs, IEEE TRANSACTIONS ON ELECTRON DEVICES, 62巻, 3号, pp.862-pp.868, 20150301
  18. Compact Modeling of Injection Enhanced Insulated Gate Bipolar Transistor Valid for Optimization of Switching Frequency, IEICE TRANSACTIONS ON ELECTRONICS, E97C巻, 10号, pp.1021-pp.1027, 20141001
  19. Universal NBTI Compact Model for Circuit Aging Simulation under Any Stress Conditions, IEEE TRANSACTIONS ON DEVICE AND MATERIALS RELIABILITY, 14巻, 3号, pp.818-pp.825, 20140901
  20. A Surface Potential Based Organic Thin-Film Transistor Model for Circuit Simulation Verified With DNTT High Performance Test Devices, IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTURING, 27巻, 2号, pp.159-pp.168, 20140501
  21. Associative memory architecture for word-parallel smallest Euclidean distance search using distance mapping into clock-number domain, JAPANESE JOURNAL OF APPLIED PHYSICS, 53巻, 4号, 20140401
  22. Compact modeling of injection-enhanced insulated-gate bipolar transistor for accurate circuit switching prediction, JAPANESE JOURNAL OF APPLIED PHYSICS, 53巻, 4号, 20140401
  23. Compact Modeling of SOI MOSFETs With Ultrathin Silicon and BOX Layers, IEEE TRANSACTIONS ON ELECTRON DEVICES, 61巻, 2号, pp.255-pp.265, 20140201
  24. Modeling of Trench-Gate Type HV-MOSFETs for Circuit Simulation, IEICE TRANSACTIONS ON ELECTRONICS, E96C巻, 5号, pp.744-pp.751, 20130501
  25. Analysis and Modeling of Geometry Dependent Thermal Resistance in Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect Transistors, JAPANESE JOURNAL OF APPLIED PHYSICS, 52巻, 4号, 20130401
  26. K-means clustering algorithm for multimedia applications with flexible HW/SW co-design, JOURNAL OF SYSTEMS ARCHITECTURE, 59巻, 3号, pp.155-pp.164, 20130301
  27. HiSIM-IGBT: A Compact Si-IGBT Model for Power Electronic Circuit Design, IEEE TRANSACTIONS ON ELECTRON DEVICES, 60巻, 2号, pp.571-pp.579, 20130201
  28. Modeling of SiC IGBT Turn-Off Behavior Valid for Over 5-kV Circuit Simulation, IEEE TRANSACTIONS ON ELECTRON DEVICES, 60巻, 2号, pp.622-pp.629, 20130201
  29. The Second-Generation of HiSIM_HV Compact Models for High-Voltage MOSFETs, IEEE TRANSACTIONS ON ELECTRON DEVICES, 60巻, 2号, pp.653-pp.661, 20130201
  30. Modeling of the Impurity-Gradient Effect in High-Voltage Laterally Diffused MOSFETs, IEEE TRANSACTIONS ON ELECTRON DEVICES, 60巻, 2号, pp.684-pp.690, 20130201
  31. Modeling of NBTI Stress Induced Hole-Trapping and Interface-State-Generation Mechanisms under a Wide Range of Bias Conditions, IEICE TRANSACTIONS ON ELECTRONICS, E96C巻, 10号, pp.1339-pp.1347, 20131001
  32. Compact Modeling of Expansion Effects in LDMOS, IEICE TRANSACTIONS ON ELECTRONICS, E95C巻, 11号, pp.1817-pp.1823, 20121101
  33. Associative Memory for Nearest-Hamming-Distance Search Based on Frequency Mapping, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 47巻, 6号, pp.1448-pp.1459, 20120601
  34. High Speed Frequency-Mapping-Based Associative Memory Using Compact Multi-Bit Encoders and a Path-Selecting Scheme, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 4号, 20120401
  35. Compact Thermal-Interaction Model for Dynamic within Chip Temperature Determination by Circuit Simulation, in Proc. Int'l Conf. on Microelectronic Test Structure (ICMTS), pp.187-pp.190, 20120301
  36. Experimental Extraction of Substrate-Noise Couping between MOSFETs and its Compact Modeling for Circuit Simulation, in Proc. Int'l Conf. on Microelectronic Test Structure (ICMTS), pp.101-pp.104, 20120301
  37. Experimental Analysis of Within-Die Process Variation in 65 and 180 nm Complementary Metal-Oxide-Semiconductor Technology Including Its Distance Dependences, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 4号, 20120401
  38. Unified Reaction-Diffusion Model for Accurate Prediction of Negative Bias Temperature Instability Effect, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 2号, 20120201
  39. Prediction of Circuit-Performance Variations from Technology Variations for Reliable 100 nm SOC Circuit Design, IEICE TRANSACTIONS ON ELECTRONICS, E94C巻, 3号, pp.361-pp.367, 20110301
  40. Modeling of Reduced Surface Field Laterally Diffused Metal Oxide Semiconductor for Accurate Prediction of Junction Condition on Device Characteristics, Jpn. J. Appl. Phys. (JJAP), 50巻, pp.1-pp.5, 20110401
  41. An associative memory-based learning model with an efficient hardware implementation in FPGA, EXPERT SYSTEMS WITH APPLICATIONS, 38巻, 4号, pp.3499-pp.3513, 20110401
  42. Analysis of Within-Die Complementary Metal-Oxide-Semiconductor Process Variation with Reconfigurable Ring Oscillator Arrays Using HiSIM, JAPANESE JOURNAL OF APPLIED PHYSICS, 50巻, 4号, 20110401
  43. Modeling of Reduced Surface Field Laterally Diffused Metal Oxide Semiconductor for Accurate Prediction of Junction Condition on Device Characteristics, JAPANESE JOURNAL OF APPLIED PHYSICS, 50巻, 4号, 20110401
  44. Development of the HiSIM-IGBT Model for EV/HV Electric Circuit Simulation, in Proc. the 1st Int'l Electric Vehicle Tech. Conf. (EVTeC), 20110501
  45. Temperature Dependence of Switching Performance in IGBT Circuits and its Compact Modeling, in Proc. the 23rd Int'l Symposium on Power Semicond. Dev. & IC's (ISPSD), pp.148-pp.151, 20110501
  46. Complete Surface-Potential Modeling Approach Implemented in the HiSIM Compact Model Family for Any MOSFET Type (Invited), NSTI-Nanotech Workshop on Compact Modeling (WCM), pp.706-pp.709, 20110601
  47. Modeling of the Impurity-Gradient Effect in High-Voltage MOSFETs, NSTI-Nanotech Workshop on Compact Modeling (WCM 2011), pp.780-pp.783, 20110601
  48. Quasi-2-Dimensional Compact Resistor Model for the Drift Region in High-Voltage LDMOS Devices, IEEE Trans. on Electron Devices, 58巻, 7号, pp.2072-pp.2080, 20110701
  49. Quasi-2-Dimensional Compact Resistor Model for the Drift Region in High-Voltage LDMOS Devices, IEEE TRANSACTIONS ON ELECTRON DEVICES, 58巻, 7号, pp.2072-pp.2080, 20110701
  50. Software-Based Parallel Cryptographic Solution with Massive-Parallel Memory-Embedded SIMD Matrix Architecture for Data-Storage Systems, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E94D巻, 9号, pp.1742-pp.1754, 20110901
  51. A Scalable Massively Parallel Processor for Real-Time Image Processing, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 46巻, 10号, pp.2363-pp.2373, 20111001
  52. Effect of Carrier Transit Delay on Complementary Metal-Oxide-Semiconductor Switching Performance, JAPANESE JOURNAL OF APPLIED PHYSICS, 49巻, 4号, 20100401
  53. Measurement-Based Ring Oscillator Variation Analysis, IEEE DESIGN & TEST OF COMPUTERS, 27巻, 5号, pp.6-pp.13, 20100901
  54. HiSIM-HV: A Compact Model for Simulation of High-Voltage MOSFET Circuits, IEEE TRANSACTIONS ON ELECTRON DEVICES, 57巻, 10号, pp.2671-pp.2678, 20101001
  55. HiSIM-SOI: A Dynamic Depletion Model Valid for Device and Circuit Optimaization, The 6th International Workshop on Comapact Modeling, pp.13-pp.16, 20090119
  56. Low-Power Silicon-Area-Efficient Image Segmentation Based on a Pixel-Block Scanning Architecture, Jpn. J. Appl. Phys., 48巻, 4号, pp.04C078, 20090401
  57. Low-Power Silicon-Area-Efficient Image Segmentation Based on a Pixel-Block Scanning Architecture, JAPANESE JOURNAL OF APPLIED PHYSICS, 48巻, 4号, 20090401
  58. Non-Quasi-Static Carrier Dynamics of MOSFETs under Low-Voltage Operation, IEICE Trans. on Electronics, E92-C巻, 5号, pp.608-pp.615, 20090501
  59. Non-Quasi-Static Carrier Dynamics of MOSFETs under Low-Voltage Operation, IEICE TRANSACTIONS ON ELECTRONICS, E92C巻, 5号, pp.608-pp.615, 20090501
  60. Degraded Frequency-Tuning Range and Oscillation Amplitude of LC-VCOs due to the NQS Effect in MOS Varactors, IEICE Trans. on Electronics, E92-C巻, 6号, pp.777-pp.784, 20090601
  61. Degraded Frequency-Tuning Range and Oscillation Amplitude of LC-VCOs due to the Nonquasi-Static Effect in MOS Varactors, IEICE TRANSACTIONS ON ELECTRONICS, E92C巻, 6号, pp.777-pp.784, 20090601
  62. Correlating Microscopic and Macroscopic Variation with Surface-Potential Compact Model, IEEE Electron Device Letters, 30巻, 8号, pp.873-pp.875, 20090801
  63. Correlating Microscopic and Macroscopic Variation With Surface-Potential Compact Model, IEEE ELECTRON DEVICE LETTERS, 30巻, 8号, pp.873-pp.875, 20090801
  64. Frequency Dependence of Measured Metal Oxide Semiconductor Field-Effect Transistor Distortion Characteristic, Jpn. J. Appl. Phys., 47巻, 4号, pp.2610-pp.2615, 20080401
  65. Laterally Diffused Metal Oxide Semiconductor Model for Device and Circuit Optimization, Jpn. J. Appl. Phys., 47巻, 4号, pp.2560-pp.2563, 20080401
  66. Laterally diffused metal oxide semiconductor model for device and circuit optimization, JAPANESE JOURNAL OF APPLIED PHYSICS, 47巻, 4号, pp.2560-pp.2563, 20080401
  67. Frequency dependence of measured metal oxide semiconductor field-effect transistor distortion characteristic, JAPANESE JOURNAL OF APPLIED PHYSICS, 47巻, 4号, pp.2610-pp.2615, 20080401
  68. Compact Double-Gate Metal-Oxide-Semiconductor Field Effect Transistor Model for Device/Circuit Optimization, Jpn. J. Appl. Phys., E91-C巻, pp.1379-pp.1381, 20080801
  69. Compact double-gate metal-oxide-semiconductor field effect transistor model for device/circuit optimization, IEICE TRANSACTIONS ON ELECTRONICS, E91C巻, 8号, pp.1379-pp.1381, 20080801
  70. Integration Architecture of Content Addressable Memory and Massive-Parallel Memory-Embedded SIMD Matrix for Versatile Multimedia Processor, IEICE Trans. on Electronics, E91-C巻, 9号, pp.1409-pp.1418, 20080901
  71. Integration architecture of content addressable memory and massive-parallel memory-embedded SIMD matrix for versatile multimedia processor, IEICE TRANSACTIONS ON ELECTRONICS, E91C巻, 9号, pp.1409-pp.1418, 20080901
  72. Non-quasi-static approach with surface-potential-based MOSFET model HiSIM for RF circuit simulations, MATHEMATICS AND COMPUTERS IN SIMULATION, 79巻, 4号, pp.1096-pp.1106, 20081215
  73. Scalable FPGA/ASIC Implementation Architecture for Parallel Table-lookup Coding Using Multi-ported Content Addressable Memory, IEICE Trans. on Information & Systems, E90-D巻, 1号, pp.346-pp.354, 20070101
  74. Real-Time Huffman Encoder with Pipelined CAM-Based Data Path and Code-Word-Table Optimizer, IEICE Trans. on Information & Systems, E90-D巻, 1号, pp.334-pp.345, 20070101
  75. Real-time Huffman encoder with pipelined CAM-based data path and code-word-table optimizer, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 1号, pp.334-pp.345, 20070101
  76. Scalable FPGA/ASIC implementation architecture for parallel table-lookup-coding using multi-ported content addressable memory, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 1号, pp.346-pp.354, 20070101
  77. A 2-stage-pipelined 16 Port SRAM with 590 Gbps Random Access Bandwidth and Large Noise Margin, IEICE Electronics Express, 4巻, 2号, pp.21-pp.25, 20070116
  78. A 2-stage-pipelined 16 port SRAM with 590 Gbps random access bandwidth and large noise margin, IEICE ELECTRONICS EXPRESS, 4巻, 2号, pp.21-pp.25, 20070127
  79. Mixed Digital-Analog Associative Memory Enabling Fully-Parallel Nearest Euclidean Distance Search, Jpn. J. Appl. Phys., 46巻, 4B号, pp.2231-pp.2237, 20070401
  80. Surface-Potential-Based MOS-Varactor Model for RF Applications, Jpn. J. Appl. Phys., 46巻, 4B号, pp.2091-pp.2095, 20070401
  81. Mixed digital-analog associative memory enabling fully-parallel nearest Euclidean distance search, JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS, 46巻, 4B号, pp.2231-pp.2237, 20070401
  82. Realization of K-Nearest-Matches Search Capability in Fully-Parallel Associative Memories, IEICE Trans. on Fundamentals, E90-A巻, 6号, pp.1240-pp.1243, 20070601
  83. Realization of K-Nearest-Matches search capability in fully-parallel associative memories, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E90A巻, 6号, pp.1240-pp.1243, 20070601
  84. Acceleration of DCT Processing with Massive-Parallel Memory-Embedded SIMD Matrix Processor, IEICE Trans. on Information & Systems, E90-D巻, 8号, pp.1312-1215, 20070801
  85. Acceleration of DCT processing with massive-parallel memory-embedded SIMD matrix processor, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 8号, pp.1312-pp.1315, 20070801
  86. Analysis of Technology Variations in Advanced MOSFETs with the Surface-Potential-Based Compact Model HiSIM, Electro-Chemical Society (ECS) Transactions, 11巻, 6号, pp.29-pp.44, 20071101
  87. 4-Port Unified Data/Instruction Cache Design with Distributed Crossbar and Interleaved Cache-Line Words, IEICE Trans. on Electronics, E90-C巻, 11号, pp.2157-pp.2160, 20071101
  88. Evaluation of Bank based Multi-port Memory Architecture with Blocking Network, Wiley, Systems & Computers in Japan, 37巻, 2号, pp.22-pp.33, 20060201
  89. Evaluation of bank-based multiport memory architecture with blocking network, ELECTRONICS AND COMMUNICATIONS IN JAPAN PART III-FUNDAMENTAL ELECTRONIC SCIENCE, 89巻, 6号, pp.22-pp.33, 20060201
  90. On the validity of Convetional MOSFET Nolineearity Characterization at RF Switching, IEEE Microwave and Wireless components Letters, 16巻, 3号, pp.125-pp.127, 20060301
  91. Boundary-Active-Only Adaptive Power-Reduction Scheme for Region-Growing Video Segmentation, IEICE Trans. on Information & Systems, E89-D巻, 3号, pp.1299-pp.1302, 20060301
  92. On the validity of conventional MOSFET nonlinearity characterization at RF switching, IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS, 16巻, 3号, pp.125-pp.127, 20060301
  93. Minimum Euclidean Distance Associative Memory Architecture with Fully-Parallel Search Capability, 13th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2006), pp.350-pp.354, 20060401
  94. Completely Surface-Potential-Based Compact Model of the Fully Depleted SOI-MOSFET Including Short-Channel Effects, IEEE Trans. on Electron Devices, 53巻, 9号, pp.2017-pp.2024, 20060901
  95. A carrier-Times-Delay-Based Nonquasi-Static MOSFET Model for Circuit Simulation and Its Application Harmonic Distortion Analysis, IEEE Transaction on Electron Devices, 53巻, 9号, pp.2025-pp.2034, 20060901
  96. HiSIM2: Advanced MOSFET Model Valid for RF Circuit Simulation, IEEE Trans. on Electron Devices, 53巻, 9号, pp.1994-pp.2007, 20060901
  97. Performance Evaluation of Superscalar Processor with Multi-Bank Register File and an Implementation Result, WSEAS Transactions on Computer, 9巻, 5号, pp.1993-pp.2000, 20060901
  98. HiSIM2 Circuit Simulation: Solving the Speed versus Accuracy Crisis, IEEE Circuits and Devices Magazine, 22巻, 9号, pp.29-pp.38, 20060901
  99. HiSIM2: Advanced MOSFET model valid for RF circuit simulation, IEEE TRANSACTIONS ON ELECTRON DEVICES, 53巻, 9号, pp.1994-pp.2007, 20060901
  100. Completely surface-potential-based compact model of the-fully depleted SOI-MOSFET including short-channel effects, IEEE TRANSACTIONS ON ELECTRON DEVICES, 53巻, 9号, pp.2017-pp.2024, 20060901
  101. A carrier-transit-delay-based nonquasi-static MOSFET model for circuit simulation and its application to harmonic distortion analysis, IEEE TRANSACTIONS ON ELECTRON DEVICES, 53巻, 9号, pp.2025-pp.2034, 20060901
  102. HiSIM2 circuit simulation - Solving the speed versus accuracy crisis, IEEE CIRCUITS & DEVICES, 22巻, 5号, pp.29-pp.38, 20060901
  103. A Reliability-Enhanced TCAM Architecture with Associated Embedded DRAM and ECC, IEICE Trans. on Electronics, E89-C巻, 11号, pp.1612-pp.1619, 20061101
  104. A reliability-enhanced TCAM architecture with associated embedded DRAM and ECC, IEICE TRANSACTIONS ON ELECTRONICS, E89C巻, 11号, pp.1612-pp.1619, 20061101
  105. Physics-Based Photodiode Model Enabling Consistent Opto-Electronic Circuit Simulation, Proceedings of the 2006 IEEE International Electron Devices Meeting (IEDM’2006), pp.187-pp.190, 20061201
  106. A Cost-Efficient High-Performance Dynamic TCAM With Pipelined Hierarchical Searching and Shift Redundancy Architecture, IEEE Journal of Solid-State Circuits, 40巻, 1号, pp.245-pp.253, 20050101
  107. A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and shift redundancy architecture, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 40巻, 1号, pp.245-pp.253, 20050101
  108. 1/f-noise characteristics in 100nm-MOSFETs and its modeling for circuit simulation, IEICE Trans. on Electronics, E88-C巻, 2号, pp.247-pp.254, 20050201
  109. Evaluation of a Bank-based Multi-port Memory Architecture with Blocking Network, IEICE Trans. on Fundamentals of Electronics, Communications and Computer Science, J88-A巻, 4号, pp.498-pp.510, 20050401
  110. Embedded Low-Power Dynamic TCAM Architecture with Transparently Scheduled Refresh, IEICE Trans. on Electronics, E88-C巻, 4号, pp.622-pp.629, 20050401
  111. A compact model of the pinch-off region of 100 nm MOSFETs based on the surface-potential, IEICE Trans. on Electronics, E88-C巻, 5号, pp.1079-pp.1086, 20050501
  112. A compact model of the pinch-off region of 100 nm MOSFETs based on the surface-potential, IEICE TRANSACTIONS ON ELECTRONICS, E88C巻, 5号, pp.1079-pp.1086, 20050501
  113. A CAM-based signature-matching co-processor with application-driven power-reduction features, IEICE Trans. on Electronics, E88-C巻, 6号, pp.1332-pp.1342, 20050601
  114. Gate-length and drain-voltage dependence of thermal drain noise in advanced metal-oxide-semiconductor-field-effect transistors, Applied Physics Letters, 87巻, pp.092104, 20050824
  115. Chip Size and Performance Evaluations of Shared Cache for On-chip Multiprocessors, Systems & Computers in Japan, 36巻, 9号, pp.1-pp.13, 20050901
  116. Pixel-Parallel Digital-CMOS Implementation of Image-Segmentation by Region Growing, IEE Proc. Circuits, Devices & Systems, 152巻, 12号, pp.579-pp.589, 20051201
  117. Distributed against centralized crossbar function for realizing bank-based multiport memories, IEE Electronics Letters, 40巻, 2号, pp.101-pp.103, 20040101
  118. Distributed against centralised crossbar function for realising bank-based multiport memories, ELECTRONICS LETTERS, 40巻, 2号, pp.101-pp.103, 20040122
  119. Efficient Video-Picture Segmentation Algorithm for Cell-Network-Based Digital CMOS Implementation, IEICE Trans. on Information & Systems, E87-D巻, 2号, pp.500-pp.503, 20040201
  120. Distributed-crossbar architecture for area-efficient combined data/instruction caches with multiple ports, IEE Electronics Letters, 40巻, 3号, pp.160-pp.162, 20040201
  121. Non-quasi-static model for MOSFET based on carrier-transit delay, IEE Electronics Letters, 40巻, 4号, pp.276-pp.278, 20040201
  122. A 143MHz, 1.1W, 4.5Mb dynamic TCAM with hierarchical searching and shift redundancy architecture, IEEE International Solid-State Circuits Conference Digest of Tech. Papers (ISSCC’2001), pp.208-pp.209, 20040201
  123. 1/f-noise characteristics in 100nm-MOSFETs and its modeling for circuit simulation, IEICE Transactions on Electronics, E88-C巻, 2号, pp.247-pp.254, 20040201
  124. Efficient video-picture segmentation algorithm for cell-network-based digital CMOS implementation, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E87D巻, 2号, pp.500-pp.503, 20040201
  125. Non-quasi-static model for MOSFET based on carrier-transit delay, ELECTRONICS LETTERS, 40巻, 4号, pp.276-pp.278, 20040219
  126. Chip Size and Performance Evaluations of Shared Cache for On-chip Multiprocessors, IEICE Trans. on Information & Systems Part 1, J87-D-I巻, 4号, pp.350-pp.363, 20040401
  127. MOSFET Model HiSIM Based on Surface-Potential Description for Enabling Accurate RF-CMOS Design, Journal of Semiconductor Technology and Science, 4巻, 3号, pp.133-pp.140, 20040901
  128. MOSFET model HiSIM based on surface-potential description for enabling accurate RF-CMOS design, Journal of Semiconductor Technology and Science, 4巻, 3号, pp.133-pp.140, 20040901
  129. Circuit-simulation model of C-gd changes in small-size MOSFETs due to high channel-field gradients, IEICE TRANSACTIONS ON ELECTRONICS, E86C巻, 3号, pp.474-pp.480, 20030301
  130. 100nm-MOSFET Model for Circuit Simulation: Challenges and Solutions, IEICE Trans. on Electronics, E86-C巻, 6号, 20030601
  131. Compact Associative-Memory Architecture with Fully-Parallel Search Capability for the Minimum Hamming Distance, IEEE Journal of Solid-State Circuits, 37巻, 2号, pp.218-pp.227, 20020201
  132. Circuit Simulation Models for Coming MOSFET Generations, IEICE Trans. Fundamentals, E85-A巻, 4号, pp.740-pp.748, 20020401
  133. Quantum Effect in Sub-0.1 Micron MOSFET with Pocket Technologies and its Relevance for the On-Current Condition, Jpn. J. Appl. Phys., 41巻, 4号, pp.2359-pp.2362, 20020401
  134. Simple nondestructive extraction of the vertical channel-impurity profile of small-size metal-oxide-semiconductor-field-effect transistors, Appl. Phys. Lett., 80巻, 16号, pp.2994-pp.2996, 20020401
  135. Circuit simulation models for coming MOSFET generations, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E85A巻, 4号, pp.740-pp.748, 20020401
  136. Quantum effect in sub-0.1 mu m MOSFET with pocket technologies and its relevance for the on-current condition, JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS, 41巻, 4B号, pp.2359-pp.2362, 20020402
  137. Simple nondestructive extraction of the vertical channel-impurity profile of small-size metal-oxide-semiconductor field-effect transistors, APPLIED PHYSICS LETTERS, 80巻, 16号, pp.2994-pp.2996, 20020422
  138. Impurity-Profile-Based Threshold-Voltage Model of Pocket-Implanted MOSFETs for Circuit Simulation, IEEE Trans. on Electron Devices, 49巻, 10号, pp.1783-pp.1789, 20021001
  139. Validity of the mobility universality for scaled MOSFETs down to 100nm gate length, J. Appl. Phys., 92巻, 9号, pp.5228-pp.5232, 20021101
  140. An Architecture for Compact Associative Memories with Deca-ns Nearest-Match Capability up to Large Distances, IEEE International Solid-State Circuits Conference Digest of Tech. Papers (ISSCC’2001), pp.170-pp.171, 20010201
  141. Area-efficient multi-port SRAMs for on-chip data-storage with high random-access bandwidth, IEICE Trans. on Electronics, E84-C巻, 3号, pp.410-pp.417, 20010301
  142. Compact central arbiters for memories with multiple ports, Electronics Letters, 37巻, 13号, pp.811-pp.813, 20010601
  143. Physical Modeling of the Reverse-Short-Channel Effect for Circuit Simulation, IEEE Trans. on Electron Devices, 48巻, 10号, pp.2449-pp.2452, 20011001
  144. MOSFET Modeling Gets Physical, IEEE Circuits and Devices Magazine, 17巻, 6号, pp.29-pp.36, 20011101
  145. Super-stable neutral electron traps in nonplanar thermal oxides on monocrystalline silicon, Appl. Phys. Lett., 76巻, 16号, pp.2298-pp.2300, 20000401
  146. Electrical/Thermal Properties of Nonplanar Polyoxides and the Consequent Effects for EEPROM Cell Operation, IEEE Trans. on Electron Devices, 47巻, 6号, pp.1251-pp.1257, 20000601
  147. ★, Hierarchical architecture for area-efficient integrated N-port memories with latency-free multi-gigabit per second access bandwidth, Electronics Letters, 35巻, 17号, pp.1441-pp.1443, 19990801
  148. Fast quadratic increase of multiport-storage-cell area with port number, Electronics Letters, 35巻, 25号, pp.2185-pp.2187, 19991201
  149. Application of Port-Access-Rejection Probability Theory for Integrated N-Port Memory Architecture Optimization, Electronics Letters, 34巻, 9号, pp.861-pp.862, 19980401
  150. Status and Trends of Power Semiconductor Device Models for Circuit Simulation, IEEE Trans. on Power Electronics, 13巻, 3号, pp.452-pp.465, 19980501
  151. A Degradation Mechanism of EEPROM Cell Operational Margins which Remains Undetected by Conventional Quality Assurance, IEEE Electron Device Letters, 19巻, 11号, pp.402-pp.404, 19981101
  152. ★, Localized highly stable electrical passivation of the thermal oxide on nonplanar polycrystalline silicon, Appl. Phys. Lett=, 71巻, 23号, pp.3391-pp.3393, 19971201
  153. Impact of cell geometries and electrothermal effects on IGBT latch-up in 2d-simulation, Simulation of Semiconductor Devices und Processes, 5巻, pp.45-pp.48, 19930901
  154. A Memory-Based High-Speed Digital Delay Line with a Large Adjustable Length, IEEE Journal of Solid-State Circuits, 23巻, 1号, pp.105-pp.110, 19880201
  155. A Memory-Based, Arbitrarily Adjustable CMOS Digital Delay Line, Symposium on VLSI Circuits, pp.21-pp.22, 19870601
  156. A CMOS VLSI Chip for Filtering of TV Pictures in Two Dimensions, IEEE Journal of Solid-State Circuits, 21巻, 5号, pp.797-pp.802, 19861001
  157. Exchange-Correlation Potential for One-Electron Excitations in a Semiconductor, Solid State Communications, 51巻, 1号, pp.23-pp.26, 19840101
  158. The absorption spectrum of a heteropolar crystal - the role of many-particle effects, J. Phys.(France) 45, 45巻, 8号, pp.1707-pp.1715, 19840801
  159. ★, Reactive ion etching of Ta-Silicide/Polysilicon double layers for the fabrication of integrated circuits, Journal of Vacuum Science and Technology, B1巻, 1号, pp.15-pp.22, 19830101
  160. Theory of exchange-correlation effects in the electronic single- and two-particle excitations of covalent crystals, ’Electron correlations in solids= molecules and atoms’= edited by J.T. Devreese (Plenum= New York= 1983, pp.289-pp.360, 19830101
  161. Impurities in covalent crystals: Exchange-correlation and local-field effects, Physical Review B, 27巻, 6号, pp.3735-pp.3747, 19830301
  162. Many-body effects in the absorption spectrum of a heteropolar crystal, Solid State Communications, 48巻, 6号, pp.807-pp.809, 19830601
  163. ★, Dynamical aspects of correlation corrections in a covalent crystal, Physical Review B, 25巻, 4号, pp.2867-pp.2888, 19820201
  164. Many-body effects in the screening of substitutional impurities in covalent crystals, Physical Review B, 26巻, 4号, pp.2302-pp.2305, 19820801
  165. Dynamical correlation effects on the one-electron states of covalent crystals, ’Recent Developments in Condensed Matter Physics’= Vol. 1= edited by J.T. Devreese (Plenum= New York= 1981), 1巻, pp.263-pp.279, 19810101
  166. Optical properties of InSb and its electrochemically grown anodic oxide, Physical Review B, 23巻, 4号, pp.1896-pp.1901, 19810201
  167. Dynamical correlation effects on the quasiparticle Bloch states of covalent crystals, Physical Review Letters, 45巻, 4号, pp.290-pp.294, 19800701
  168. First-principle calculation of self-energy corrections in covalent crystals, Journal of the Physical Society of Japan, 49巻, SA号, pp.77-pp.80, 19800901
  169. Fine structure of p-excitons in CuBr, Physica Status Solidi (A), 96巻, pp.189-pp.200, 19790801
  170. Multiplet structure of p-excitons in CuBr due to valence band degeneracy, Solid State Communications, 25巻, 7号, pp.447-pp.449, 19780301
  171. Die-to-Die and Within-Die Fabrication Variation of 65nm CMOS Technology PMOS Transistors, Proceedings of the 2013 IEEE International Conference on Electronics, Computing and Communication Technologies (CONECCT’ 2013), 20130117
  172. Development of Unified Predictive NBTI Model and its Application for Circuit Aging Simulation, Proceedings of the 10th International Workshop on Compact Modeling (IWCM‘2013), pp.47-pp.50, 20130122
  173. Surface Potential Based Modeling of Organic Thin-Film Transistor for Circuit Simulation, Proceedings of the 10th International Workshop on Compact Modeling (IWCM‘2013), pp.27-pp.32, 20130122
  174. Analysis and Further Improvements of the Drain-Resistance Modeling in HiSIM_HV, Proceedings of the 10th International Workshop on Compact Modeling (IWCM‘2013), pp.7-pp.11, 20130122
  175. Die-to-Die and Within-Die Variation Extraction for Circuit Simulation with Surface-Potential Compact Model, Proceedings of the 2013 IEEE International Conference on Microelectronic Test Structures (ICMTS’ 2013), pp.146-pp.150, 20130325
  176. Benchmarking of a Surface Potential Based Organic Thin-Film Transistor Model against C10-DNTT High Performance Test Devices, Proceedings of the 2013 IEEE International Conference on Microelectronic Test Structures (ICMTS’ 2013), pp.157-pp.161, 20130325
  177. Universal Properties and Compact Modeling of Dynamic Hot-Electron Degradation in n-MOSFETs, Proceedings of the 2013 IEEE International Reliability Physics Symposium (IRPS’ 2013), pp.CM.4.1-pp.CM.4.6, 20130414
  178. Compact reliability model for degradation of advanced p-MOSFETs due to NBTI and hot carrier effects in the circuit simulation, Proceedings of the 2013 IEEE International Reliability Physics Symposium (IRPS’ 2013), pp.2A.3.1-pp.2A.3.6, 20130414
  179. Investigation of SiC p-i-n Diode Reverse-Recovery Effect for Compact Modeling, Proceedings of the 16th International Workshop on Computational Electronics (IWCE’ 2013), pp.262-pp.263, 20130605
  180. Modeling of Injection Enhanced IGBT for Accurate Prediction of Switching Performance, Proceedings of the 14th IEEE Workshop on Control and Modeling for Power Electronics (COMPEL’ 2013), 20130623
  181. Compact Super-Junction MOSFET Model Considering the Specific Potential Distribution due to 2-Fold Resistance Effect, Proceedings of the 14th IEEE Workshop on Control and Modeling for Power Electronics (COMPEL’ 2013), 20130623
  182. Compact Modeling of SOI MOSFETs with Ultra Thin Silicon and BOX Layers for Ultra Low Power Applications, Proceedings of the 18th IEEE International Conference on Simulation of Semiconductor Processes and Devices (SISPAD’2013),, pp.284-pp.287, 20130903
  183. Word-Parallel Coprocessor Architecture for Digital Nearest Euclidean Distance Search, Proceedings of the 39th European Solid-State Circuits Conference (ESSCIRC‘2013), pp.267-pp.270, 20130916
  184. Role of Carrier Response Delay on Switching Performance of Injection-Enhanced IGBT, Extended Abstracts of the 2013 International Conference on Solid State Devices and Materials (SSDM’2013), pp.460-pp.461, 20130924
  185. Digital Word-Parallel Associative Memory in 180nm CMOS for Nearest Euclidean Distance Search Based on Distance Mapping into Clock-Number Domain, Extended Abstracts of the 2013 International Conference on Solid State Devices and Materials (SSDM’2013), pp.892-pp.893, 20130924
  186. A Hardware-Accelerated Reduced Dimensionality Multi-Prototype Learning and Recognition System with Complementary Classifiers, Proceedings of the IEEE International Conference on Cybernatics and Intelligent Systems & Robotics, Automation and Mechatronics (CIS-RAM‘2013), pp.c012_TuB2.1 p.1-pp.c012_TuB2.1 p.6, 20131112
  187. Development of NBTI and Channel Hot Carrier (CHC) Effect Models and their Application for Circuit Aging Simulation, Proceedings of the 11th International Workshop on Compact Modeling (IWCM‘2014), pp.49-pp.52, 20140123
  188. Experimental Verification of Power MOSFET Model under Switching Operations, Proceedings of the 11th International Workshop on Compact Modeling (IWCM‘2014), pp.41-pp.44, 20140123
  189. Compact Modeling of the SiC IGBT Including the Switching at High Temperature, Proceedings of the 11th International Workshop on Compact Modeling (IWCM‘2014), pp.35-pp.39, 20140123
  190. Verification of Universal NBTI Model and Its Application for High Frequency Circuit Simulation, Proceedings of the 2014 IEEE International Reliability Physics Symposium (IRPS’ 2014), pp.CA.4.1-pp.CA.4.6, 20140601
  191. Digital Word-Parallel Low-Power Recognition SoC for Mobile Equipment Based on Nearest Euclidean Distance Search and KNN Classification, Extended Abstracts of the 2014 International Conference on Solid State Devices and Materials (SSDM’2014), pp.104-pp.105, 20140908
  192. SoC Realization of LVQ Neural Network with On-chip Learning and Recognition, Extended Abstracts of the 2014 International Conference on Solid State Devices and Materials (SSDM’2014), pp.102-pp.103, 20140908
  193. Accurate Physical Compact Models of High-Voltage/Power Semiconductor Devices for Efficient Design of Performance-Optimized Circuits and Systems, Extended Abstracts of the 2014 International Conference on Solid State Devices and Materials (SSDM’2014), pp.1026-pp.1027, 20140908
  194. OTFT Circuit Design for Actuator Driving Control in an Organic Fluid Pump, Extended Abstracts of the 2014 International Conference on Solid State Devices and Materials (SSDM’2014), pp.908-pp.909, 20140908
  195. Mobility Model for Advanced SOI-MOSFETs Including Back-Gate Contributions, Extended Abstracts of the 2014 International Conference on Solid State Devices and Materials (SSDM’2014), pp.856-pp.859, 20140908
  196. Compact Modeling of Carrier Trapping for Accurate Prediction of Frequency Dependent Circuit Operation, Proceedings of the 19th IEEE International Conference on Simulation of Semiconductor Processes and Devices (SISPAD’2014), pp.329-pp.332, 20140909
  197. Organic Thin-Film Transistor Compact Model with Accurate Charge Carrier Mobility, Proceedings of the 19th IEEE International Conference on Simulation of Semiconductor Processes and Devices (SISPAD’2014), pp.133-pp.136, 20140909
  198. A Coprocessor for Clock-Mapping-Based Nearest Euclidean Distance Search with Feature Vector Dimension Adaptability, Proceedings of the IEEE Custom Integrated Circuits Conference (CICC‘2014), 20140915
  199. Modeling of Aging Effect for Advanced MOSFETs, Proceedings of the International Conference on Solid-State and Integrated-Circuit Technology (ICSICT’2014), pp.712-pp.715, 20141028
  200. The HiSIM Compact Models of High-Voltage/Power Semiconductor Devices for Circuit Simulation, Proceedings of the International Conference on Solid-State and Integrated-Circuit Technology (ICSICT’2014), pp.1415-pp.1418, 20141028
  201. LVQ Neural Network SoC Adaptable to Different on-Chip Learning and Recognition Applications, Proceedings of the 2014 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS’2014), pp.623-pp.626, 20141115
  202. A SoPC architecture for nearest-neighbor based learning and recognition, IEEE International Symposium on Intelligent Signal Processing & Communication Systems (ISPACS’2014), 20141201
  203. Influence of Carrier Traps on Real SiC High-Voltage MOSFET Applications, Proceedings of the 2014 45th IEEE Semiconductor Interface Specialists Conference (SISC’2014), 20141210
  204. General-Purpose Word-Parallel Pattern Recognition Processor for the k Nearest-Neighbor Algorithm with High-Speed, Low-Power, 3rd International Japan-Egypt Conference on Electronics, Communications and Computers (IEC-ECC’ 2014), pp.90-pp.91, 20150317
  205. Compact Modeling and Parameter Extraction Strategy of Normally-on MOSFETs, Proceedings of the 2015 IEEE International Conference on Microelectronic Test Structures (ICMTS’ 2015), 20150323
  206. Measurement and Modeling of IC Self-Heating Including Cooling System Properties, Proceedings of the 2015 IEEE International Conference on Microelectronic Test Structures (ICMTS’ 2015), 20150323

著書等出版物

  1. 2010年, 月Ju日, POWER/HVMOS Devices Compact Modeling, 2010年, 6, 単行本(学術書), 共著, English, H.J. Mattausch, N. Sadachika, M. Yokomichi, M. Miyake, T. Kajiwara, Y. Oritsuki, T. Sakuda, H. Kikuchihara, U. Feldmann, and M. Miura-Mattausch, ISBN-13: 978-9048130450
  2. 2008年06月, The Physics and Modeling of MOSFETs: Surface-Potential Model HiSIM, World Scientific Publishing Corporation, 2008年, 06, 単行本(学術書), 共訳, English, M. Miura-Mattausch, H.J. Mattausch, T. Ezaki, ISBN13 9789812568649, 350
  3. 1995年09月, BRITE-EURAM Project ’’Functional and Reliable CAD for Power Circuit Design’’, Report of Project Results , European Cmmunity, 1995年, 09, 調査報告書, 編著, h.j.mattausch MATTAUSCH,

招待講演、口頭・ポスター発表等

  1. The HiSIM Compact Models of High-Voltage/Power Semiconductor Devices for Circuit Simulation, MATTAUSCH HANS JUERGEN, International Conference on Solid-State and Integrated-Circuit Technology (ICSICT’2014), 2014年10月30日, 招待, 英語
  2. Accurate Physical Compact Models of High-Voltage/Power Semiconductor Devices for Efficient Design of Performance-Optimized Circuits and Systems, MATTAUSCH HANS JUERGEN, International Conference on Solid State Devices and Materials (SSDM’2014), 2014年09月10日, 招待, 英語
  3. Analysis and Prediction of Device and Circuit Variations with the Compact Surface-Potential Model HiSIM2, MATTAUSCH HANS JUERGEN, International Conference on Materials for Advanced Technologies (ICMAT 2011), 2011年05月30日, 招待, 英語
  4. HiSIM: The First Complete Drift-Diffusion MOSFET Model for Circuit Simulation, MATTAUSCH HANS JUERGEN, International Conference on Solid-State and Integrated-Circuit Technology (ICSICT''2001), 2011年02月, 招待, 英語
  5. The Role of Functional Memories in Parallel Information Processing with Localized and Distributed Systems, MATTAUSCH HANS JUERGEN, International Conference on Parallel and Distributed Computing, Applications and Technologies (PDCAT‘2009), 2009年12月08日, 招待, 英語
  6. Surface-Potential-Based Compact Model HiSIM-SOI for Silicon-On-Insulator MOSFETs, MATTAUSCH HANS JUERGEN, International Conference on Mixed Design of Integrated Circuits and Systems (MIXDES’2009), 2009年06月25日, 招待, 英語
  7. Variation Analysis of CMOS Technologies Using Surface-Potential MOSFET Model, MATTAUSCH HANS JUERGEN, International Symposium on Diagnostics & Yield (D&Y’2009), 2009年06月22日, 招待, 英語
  8. HiSIM-HV: A Compact Model for Simulation of High-Voltage-MOSFET Circuits, MATTAUSCH HANS JUERGEN, International Conference on Solid-State and Integrated-Circuit Technology (ICSICT’2008), 2008年10月22日, 招待, 英語
  9. The HiSIM Compact Model Family for Integrated Devices Containing a Surface-Potential MOSFET Core, MATTAUSCH HANS JUERGEN, International Conference on Mixed Design of Integrated Circuits and Systems (MIXDES’2008), 2008年06月20日, 招待, 英語

受賞

  1. 2014年05月27日, 電子情報通信学会 集積回路研究会 平成25年度開催研究会の優秀若手講演賞, 次元数の異なるアプリケーションに柔軟に適用可能な並列型ユークリッド距離検索連想メモリ
  2. 2010年05月17日, 電子情報通信学会集積回路研究会優秀若手研究ポスター賞, 電子情報通信学会集積回路研究専門委員会
  3. 2010年09月22日, 広島大学第1回パテントデー 知財表彰 累計国内登録トップ3
  4. 2010年03月19日, 電子情報通信学会集積回路研究会12 月度学生・若手研究会優秀若手研究ポスター賞, 電子情報通信学会集積回路研究専門委員会
  5. 2008年04月24日, 第10回LSI IP デザイン・アワード開発奨励賞, LSI IPデザイン・アワード運営委員会, 階層構造型マルチポートフレキシブル連想メモリ
  6. 2007年04月26日, 第9回LSI IP デザイン・アワード開発奨励賞, LSI IPデザイン・アワード運営委員会, CAMによる高速パターンマッチング機能を有する超並列SIMD型演算プロセッサ
  7. 2008年03月20日, 第9回IEEE広島支部学生シンポジウム 優秀研究賞
  8. 2008年03月20日, 2008年 電子情報通信学会 ISS企画学生ポスターセッション 優秀ポスター賞
  9. 2006年05月18日, 第8回LSI IP デザイン・アワード開発奨励賞, LSI IPデザイン・アワード運営委員会, マルチバンクレジスタファイルを用いたプロトタイプスーパスカラプロセッサ
  10. 2005年05月19日, 第7回LSI IP デザイン・アワード開発奨励賞, LSI IPデザイン・アワード運営委員会, 画像分割と連想処理に基づいた物体検出LSIアーキテクチャ
  11. 2004年05月20日, 第6回LSI IP デザイン・アワードIP賞, 高速・正面積・低消費電力の最小ハミング/マンハッタン距離検索連想メモリマクロ
  12. 2005年01月19日, "IEEE Asia and South Pacific Design Automation Conference 2005, University LSI Design Contest, Best Design Paper Award", IEEE Asia and South Pacific Design Automation Conference
  13. 2003年12月14日, 第5回IEEE広島支部学生シンポジウム 優秀研究賞
  14. 2002年05月29日, 第4回LSI IP デザイン・アワードチャレンジ賞, LSI IPデザイン・アワード運営委員会, システムLSI 研究用SuperH 命令セット互換プロセッサのIP
  15. 2002年05月29日, 第4回LSI IP デザイン・アワード開発奨励賞, LSI IPデザイン・アワード運営委員会, 知能情報処理のためのリアルタイム画像分割処理アーキテクチャ
  16. 2002年12月06日, 第4回IEEE広島支部学生シンポジウム 優秀研究賞
  17. 2003年01月24日, "IEEE Asia and South Pacific Design Automation Conference 2003, University LSI Design Contest, Special Feature Award", IEEE Asia and South Pacific Design Automation Conference, A Nearest-Hamming-Distance Search Memory with Fully-Parallel Mixed Digital-Analog Match Circuitry
  18. 2003年03月31日, 平成 15 年度電気学会優秀論文発表賞
  19. 2001年05月23日, 第3回LSI IPデザイン・アワード開発奨励賞, LSI IPデザイン・アワード運営委員会, An architecture for high-speed and compact associative-memory macros
  20. 2001年05月23日, 第3回LSI IP デザイン・アワード開発奨励賞, LSI IPデザイン・アワード運営委員会, 最小距離検索機能を有する高速連想メモリマクロ
  21. 2001年02月02日, "IEEE Asia and South Pacific Design Automation Conference 2001, 最優秀論文賞", Asia and South Pacific Design Automation Conference, Correlation Method of Circuit-Performance and Technology-Fluctuations for Improved Design Reliability.
  22. 1999年05月19日, 第1回LSI IPデザイン・アワード開発奨励賞, LSI IPデザイン・アワード運営委員会, An aera-efficient hierarchical multiport-memory architecture

取得

  1. 特許権, TW:I257589, 2006年07月01日, 画像分割処理装置、画像分割処理方法及び画像分割処理集積化回路
  2. 特許権, US:7113416, 2006年09月26日, 最小マンハッタン距離検索連想メモリ装置
  3. 特許権, KR:10-0651340, 2006年11月22日, 画像分割処理装置、画像分割処理方法及び画像分割処理集積化回路
  4. 特許権, 特許3955953, 2007年05月18日, 画像分割処理装置、画像分割処理方法及び画像分割処理集積化回路
  5. 特許権, TW:I297862, 2008年06月11日, 参照データ認識・学習方法及びパターン認識システム
  6. 特許権, EP:1557842, 2008年10月15日, 最小マンハッタン距離検索連想メモリ装置
  7. 特許権, US:7526127, 2009年04月28日, 画像分割処理装置、画像分割処理方法及び画像分割処理集積化回路
  8. 特許権, US:7561743, 2009年07月14日, 参照データ認識・学習方法及びパターン認識システム
  9. 特許権, US:7599557, 2009年10月06日, 画像分割処理装置、画像分割処理方法及び画像分割処理集積化回路
  10. 特許権, 特許4500999, 2010年04月30日, 画像処理装置、画像処理方法、画像処理プログラム、およびコンピュータ読み取り可能な記録媒体
  11. 特許権, TW:179308, 2003年10月06日, 半導体連想メモリ
  12. 特許権, TW:204285, 2004年10月08日, 自己調整型ウィンナ・ラインアップ増幅器
  13. 特許権, TW:I 226193, 2005年01月01日, 画像分割処理方法、画像分割処理装置、画像処理方法及び画像処理装置
  14. 特許権, US:6853251, 2005年02月08日, 自己調整型ウィンナ・ラインアップ増幅器
  15. 特許権, 特許3689740, 2005年06月24日, 画像分割処理方法、画像分割処理装置、リアルタイム画像処理方法、リアルタイム画像処理装置及び画像処理集積化回路
  16. 特許権, 特許3742878, 2005年11月25日, 自己調整型ウィンナ・ラインアップ増幅器
  17. 特許権, EP:1227497, 2006年05月31日, 半導体連想メモリ
  18. 特許権, TW:I 258715, 2006年07月21日, 参照データ最適化学習方法とパターン認識システム
  19. 特許権, 特許3861157, 2006年10月06日, 参照データ最適化装置とパターン認識システム
  20. 特許権, US:7203382, 2007年04月10日, パターンマッチング及びパターン認識システム、kのシステムに用いられる連想メモリ装置、パターンマッチング認識処理方法
  21. 特許権, US:7298899, 2007年11月20日, 画像分割処理方法、画像分割処理装置、画像処理方法及び画像処理装置
  22. 特許権, EP:1367594, 2008年01月02日, 自己調整型ウィンナ・ラインアップ増幅器
  23. 特許権, KR:10-0865201, 2008年10月17日, 参照データ最適化学習方法とパターン認識システム
  24. 特許権, CN:ZL200580005836.X, 2009年10月07日, 参照データ最適化学習方法とパターン認識システム
  25. 特許権, US:7881525, 2011年02月01日, 参照データ最適化学習方法とパターン認識システム
  26. 特許権, CN:ZL200910138065.1, 2011年09月28日, 参照データ最適化学習方法とパターン認識システム
  27. 特許権, TW:135306, 2001年10月23日, 共有メモリ
  28. 特許権, TW:137015, 2001年11月12日, アドレス及びデータ転送回路
  29. 特許権, KR:0333521, 2002年04月09日, アドレス及びデータ転送回路
  30. 特許権, KR:0350525, 2002年08月16日, 共有メモリ
  31. 特許権, US:6516392, 2003年02月04日, アドレス及びデータ転送回路
  32. 特許権, US:6563163, 2003年05月13日, 酸化膜の角で生じるキャリアのディープレベル捕獲を利用した不揮発性メモリ
  33. 特許権, EP:1039475, 2003年06月25日, アドレス及びデータ転送回路
  34. 特許権, KR:0397413, 2003年08月27日, マルチポートキャッシュメモリ
  35. 特許権, TW:166972, 2003年10月06日, マルチポートキャッシュメモリ
  36. 特許権, EP:1033722, 2003年12月10日, 共有メモリ
  37. 特許権, US:6693815, 2004年02月17日, 半導体連想メモリ
  38. 特許権, US:6845429, 2005年01月18日, マルチポートキャッシュメモリ
  39. 特許権, 特許3643864, 2005年02月10日, 酸化膜の角で生じるキャリヤのディープレベル捕獲を利用した不揮発性メモリ
  40. 特許権, US:6874068, 2005年03月29日, 共有メモリ
  41. 特許権, TW:I 230361, 2005年04月01日, パターンマッチング及びパターン認識システム、このシステムに用いられる連想メモリ装置、パターンマッチング及びパターン認識処理方法
  42. 特許権, KR:501623, 2005年07月06日, 半導体連想メモリ
  43. 特許権, KR:504294, 2005年07月20日, 自己調整型ウィンナ・ラインアップ増幅器
  44. 特許権, 特許3731046, 2005年10月21日, 半導体連想メモリ
  45. 特許権, KR:0548883, 2006年01月25日, パターンマッチング及びパターン認識システム、このシステムに用いられる連想メモリ装置、パターンマッチング及びパターン認識処理方法
  46. 特許権, KR:0549895, 2006年01月31日, 最小マンハッタン距離検索連想メモリ装置
  47. 特許権, 特許4742260, 2011年05月20日, 画像処理装置
  48. 特許権, 特許4892720, 2012年01月06日, 最小ユークリッド距離検索連想メモリ装置
  49. 特許権, 特許5224601, 2013年03月22日, 連想メモリ
  50. 特許権, US:8587980, 2013年11月19日, 連想メモリ
  51. 特許権, 特許4208958, 2008年10月31日, 増幅回路および連想メモリ
  52. 特許権, 特許4229980, 2008年12月12日, 画像分割装置および画像分割方法
  53. 特許権, 特許4303312, 2009年05月01日, 圧縮処理装置および圧縮処理方法
  54. 特許権, 特許4427574, 2009年12月18日, 連想メモリおよびそれを用いた検索システム
  55. 特許権, US:7853075, 2010年12月14日, 画像分割装置および画像分割方法
  56. 特許権, US:7860328, 2010年12月28日, 圧縮処理装置および圧縮処理方法
  57. 特許権, 特許4743430, 2011年05月20日, プロセッサ
  58. 特許権, US:7957171, 2011年06月07日, 連想メモリおよびそれを用いた検索システム
  59. 特許権, 特許5035732, 2012年07月13日, オフセット除去回路、それを備えた連想メモリおよびオフセット電圧の除去方法
  60. 特許権, 特許5103665, 2012年10月12日, 物体追跡装置および物体追跡方法
  61. 特許権, US:8331120, 2012年12月11日, オフセット除去回路、それを備えた連想メモリおよびオフセット電圧の除去方法
  62. 特許権, 特許5223133, 2013年03月22日, 画像分割装置および画像分割方法
  63. 特許権, 特許5261738, 2013年05月10日, 半導体装置
  64. 特許権, 特許5390363, 2013年10月18日, 特徴検出装置、特徴検出をコンピュータに実行させるためのプログラム、およびそのプログラムを記録したコンピュータ読み取り可能な記録媒体
  65. 特許権, US:7746678, 2010年06月29日, 増幅回路および連想メモリ
  66. 特許権, KR:505311, 2005年07月25日, 画像分割処理方法、画像分割処理装置、画像処理方法及び画像処理装置
  67. 特許権, TW:I254258, 2006年05月01日, 最小マンハッタン距離検索連想メモリ装置
  68. 特許権, EP00393435B1, Static memory cell
  69. 特許権, EP00393434B1, Static memory
  70. 特許権, JP11143763A2, Processing circuit device of access conflict
  71. 特許権, EP00303815B1, Sense amplifier for a CMOS static memory
  72. 特許権, US04893184, Arrangement for DPCM-coding with high data rate
  73. 特許権, US04691302, Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals (1)
  74. 特許権, JP02294994A2, Memory hierarchically structured from memory cell
  75. 特許権, JP02294992A2, Static memory cell
  76. 特許権, US05170375, Hierarchically constructed memory having static memory cells
  77. 特許権, US04924443, Semiconductor memory comprising a recognition circuit for signal changes
  78. 特許権, EP00213584B1, Circuit arrangement with a memory arranged in a matrix form for variably setting the delay of digital signals (2)
  79. 特許権, US04891698, Arrangement for DPCM-coding of video signals
  80. 特許権, EP00218918B1, Multidimensional DPCM coder with a high processing speed (1)
  81. 特許権, US04860263, Semiconductor memory with random access via two separate inputs/outputs
  82. 特許権, JP01067795A2, Read amplifier
  83. 特許権, JP01066896A2, Semiconductor memory
  84. 特許権, EP00346751B1, Device for the DPCM coding of television signals
  85. 特許権, US04748595, Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals (2)
  86. 特許権, 8937828, 2015年01月20日, 連想メモリ
  87. 5800422, 2015年09月04日, 連想メモリ

社会活動

委員会等委員歴

  1. 全国運営協議会委員, 2016年04月, 2018年03月, 東京大学大規模集積システム設計教育研究センター
  2. 協力研究員, 2015年04月, 2015年09月, 東京大学大規模集積システム設計教育研究センター
  3. 協力研究員, 2014年09月, 2015年03月, 東京大学大規模集積システム設計教育研究センター
  4. 全国運営協議会委員, 2014年04月, 2016年03月, 東京大学大規模集積システム設計教育研究センター
  5. 全国運営協議会委員, 2012年04月, 2014年03月, 東京大学大規模集積システム設計教育研究センター
  6. 代表取締役社長・技術移転担当役員, 2012年03月, 2014年10月, 株式会社デバイス・回路モデリング研究所

学術会議等の主催

  1. 技術プログラム委員, 2007年10月, 2016年09月

学術雑誌論文査読歴

  1. 2014年, その他, レビュー, 2
  2. 2013年, その他, レビュー, 1