小出 哲士Tetsushi Koide

Last Updated :2019/11/01

所属・職名
ナノデバイス・バイオ融合科学研究所集積システム科学研究部門准教授
ホームページ
メールアドレス
koidehiroshima-u.ac.jp
その他連絡先
〒739-8656 広島県東広島市鏡山1-4-2 Research Institute for Nanodevice and Bio Systems(RNBS)ナノデバイス・バイオ融合科学研究所 東棟305号室
TEL:0824-24-6265 FAX:0824-24-3499
自己紹介
詳細の研究成果は、Google検索で「広島大学 小出哲士」と入力してください

基本情報

主な職歴

  • 2001年05月01日, 東京大学, 大規模集積システム設計教育研究センター, 協力研究員 併任
  • 2004年04月01日, 広島大学, 先端物質科学研究科半導体集積科学専攻, 兼任
  • 2000年04月01日, 2001年03月31日, 広島大学, 工学部 併任, 文部教官 助教授
  • 1999年04月01日, 2000年03月31日, 広島大学, 工学部 併任, 文部教官 助教授
  • 1999年03月01日, 1999年03月31日, 広島大学, 工学部, 文部教官 助教授
  • 1992年04月01日, 1999年02月28日, 広島大学, 工学部, 文部教官 助手
  • 1996年04月01日, 1996年10月09日, 弓削商船高等専門学校, 併任, 講師
  • 2001年04月01日, 広島大学, ナノデバイス・システム研究センター, 文部科学教官 助教授
  • 1999年04月01日, 2001年03月31日, 東京大学, 大規模集積システム設計教育研究センター, 文部教官 助教授

学歴

  • 広島大学, 工学研究科, システム工学, 日本, 1990年04月, 1992年03月
  • 広島大学, 工学部, 第二類(電気系)電子物理工学課程, 日本, 1986年04月, 1990年03月

学位

  • 博士(工学)(広島大学)
  • 修士(工学)(広島大学)

教育担当

  • 【博士課程前期】 先端物質科学研究科 : 半導体集積科学専攻
  • 【博士課程後期】 先端物質科学研究科 : 半導体集積科学専攻

担当主専攻プログラム

  • 電子システムプログラム

研究分野

  • 情報学 / 計算基盤 / 計算機システム
  • 情報学 / 計算基盤 / 高性能計算
  • 情報学 / 人間情報学 / 知覚情報処理
  • 情報学 / 人間情報学 / 知能情報学
  • 複合領域 / 人間医工学 / 医用システム
  • 複合領域 / 人間医工学 / 生体医工学・生体材料学
  • 工学 / 電気電子工学 / 電子デバイス・電子機器
  • 工学 / 電気電子工学 / 電子・電気材料工学
  • 工学 / 電気電子工学 / 制御・システム工学
  • 農学 / 農業工学 / 農業環境・情報工学
  • 情報学 / 情報学フロンティア / 生命・健康・医療情報学

研究キーワード

  • 設計自動化|キャッシュ
  • リアルタイム処理|集積回路
  • 集積回路|画像圧縮
  • レジスタファイル|画像分割
  • デジタル・アナログ回路|大規模集積回路
  • ベクトル量子化|画像分割
  • 集積回路|連想メモリ
  • 計算機援用設計|マルチポートメモリ
  • 集積回路|連想メモリ
  • 学習|動き検出

所属学会

  • Asia and South Pacific Design Automation Conference(ASPDAC'00), 2000年
  • Asia and South Pacific Design Automation Conference(ASPDAC'01), 2001年
  • Asia and South Pacific Design Automation Conference(ASPDAC'02)
  • Asia and South Pacific Design Automation Conference(ASPDAC'03)
  • Asia and South Pacific Design Automation Conference(ASPDAC'04)
  • Asia and South Pacific Design Automation Conference(ASPDAC'05), 2004年, 2005年
  • Asia and South Pacific Design Automation Conference(ASPDAC'97), 1996年
  • Asia and South Pacific Design Automation Conference(ASPDAC'98), 1997年
  • Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'00), 2000年
  • Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'01), 2001年
  • Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'03)
  • Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'04)
  • Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'06)
  • Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'97), 1997年
  • Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'98), 1998年
  • 情報処理学会, 1994年
  • 電子情報通信学会, 1996年, 2001年
  • IEEE
  • ACM

教育活動

授業担当

  1. 2019年, 学部専門, 3ターム, 技術英語演習
  2. 2019年, 学部専門, 2ターム, CMOS論理回路設計
  3. 2019年, 修士課程・博士課程前期, 通年, 集積回路・プロセス演習
  4. 2019年, 修士課程・博士課程前期, 年度, 半導体集積科学特別研究 I
  5. 2019年, 博士課程・博士課程後期, 年度, 半導体集積科学特別研究Ⅱ

研究活動

学術論文(★は代表的な論文)

  1. Secure data processing with massive-parallel SIMD matrix for embedded SoC in digital-convergence mobile devices, IEEJ TRANSACTIONS ON ELECTRICAL AND ELECTRONIC ENGINEERING, 12巻, 1号, pp. 96-104, 201701
  2. Development of a Real-time Colorectal Tumor Classification System for Narrow-band Imaging zoom-video endoscopy, Cornel University Library, CoRR, 9 pages, https://arxiv.org/abs/1612.05000v2., 2017
  3. 画像処理/学習,医療アプリケーションへの応用 ~大腸NBI拡大内視鏡画像のリアルタイム診断支援システム~, 電子情報通信学会誌, Vol.100, No.2, pp. 92-97, Feb 2017. http://www.journal.ieice.org/summary.php?id=k100_2_92&year=2017&lang=J online., 100巻, 2号, pp. 92-97, 201702
  4. Discriminative Subtree Selection for NBI Endoscopic Image Labeling, Proceedings of the International Workshop on Nanodevice Technologies 2017, pp. 82-83, Hiroshima, Japan, March 2, 2017., 20170302
  5. A Real-Time Visual Word Feature Transformation for Colorectal Endoscopic Images with NBI Magnification, Proceedings of the International Workshop on Nanodevice Technologies 2017, pp. 84-85, March 2, 2017., 20170302
  6. A Real-Time Type Identification based on Support Vector Machine for Colorectal Endoscopic Images with NBI Magnification, Proceedings of the International Workshop on Nanodevice Technologies 2017, pp. 86-87, March 2, 2017., 20170302
  7. Tsubasa Hirakawa, Toru Tamaki, Bisser Raytchev, Kazufumi Kaneda, Tetsushi Koide, Shigeto Yoshida, Hiroshi Mieno, Shinji Tanaka, Proc. of International Symposium on Biomedical Engineering, pp.170-171, Nov. 10-11, 2016., 20170302
  8. 最適部分木選択による領域分割と大腸内視鏡画像への適用, 電子情報通信学会医用画像研究会(MI)技術報告, vol. 116, no.393, MI2016-108, pp. 139-144, 20170118, 20170118
  9. Secure data processing with massive-parallel SIMD matrix for embedded SoC in digital-convergence mobile devices, IEEJ TRANSACTIONS ON ELECTRICAL AND ELECTRONIC ENGINEERING, 12巻, 1号, pp. 96-104, 2017
  10. Computer-aided diagnosis of colorectal polyp histology by using a real-time image recognition system and narrow-band imaging magnifying colonoscopy, GASTROINTESTINAL ENDOSCOPY, 83巻, 3号, pp. 643-649, 201603
  11. Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition, ARTIFICIAL INTELLIGENCE IN MEDICINE, 68巻, pp. 1-16, 201603
  12. Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition, PSYCHOLOGISCHE RUNDSCHAU, 68巻, 1号, pp. 1-16, 201603
  13. Transfer Learning for Endoscopic Image Classification, Proc. of Korea-Japan joint Workshop on Frontiers of Computer Vision (FCV2016), 1巻, pp. 258-262, 2016
  14. Computer-Aided Colorectal Tumor Classification in NBI Endoscopy Using CNN Features, Proc. of Korea-Japan joint Workshop on Frontiers of Computer Vision (FCV2016), pp. 61-65, 2016
  15. An FPGA Implementation of SVM for Type Identification with Colorectal Endoscopic Images, Proc. of The 20th Workshop on Synthesis And System Integration of Mixed Information technologies, 20161024
  16. Prototype Speed Limit Sign Recognition System Implementation on Rapid Prototyping Platform, Proc. of The 20th Workshop on Synthesis And System Integration of Mixed Information technologies, 2016
  17. Compact and High-Speed Hardware Feature Extraction Accelerator for Dense Scale-Invariant Feature Transform, Proc. of the 31th International Technical Conference on Circuits/Systems, Computers and Communications, 20160710
  18. A Hardware Accelerator for Bag-of Features based Visual Word Transformation in Computer Aided Diagnosis for Colorectal Endoscopic Images, Proc. of the 31th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2016), 20160710
  19. Discriminative subtree selection for NBI endoscopic image labeling, Proc. of The ACCV2016 workshop on mathematical and computational methods in biomedical imaging and image analysis (MCBMIIA2016), 20161124
  20. A Real-Time Feature Extraction Method for Colorectal Endoscopic Images toward Computer-Aided Diagnosis, Proc. of International Symposium on Biomedical Engineering, pp.162-163, Nov. 10-11, 2016., 20161110
  21. A Real-Time Feature Transformation Method for Colorectal Endoscopic Images toward Computer-Aided Diagnosis, Proc. of International Symposium on Biomedical Engineering, pp.164-165, Nov. 10-11, 2016., 20161110
  22. A Real-Time Type Identification Method for Colorectal Endoscopic Images toward Computer-Aided Diagnosis, Proc. of International Symposium on Biomedical Engineering, pp.166-167, Nov. 10-11, 2016., 20161110
  23. An FPGA Implementation of SVM for Type Identification with Colorectal Endoscopic Images, Proc. of The 20th Workshop on Synthesis And System Integration of Mixed Information technologies, pp. 81-86, Oct. 24-25, 2016, 20161110
  24. Compact and High-Speed Hardware Feature Extraction Accelerator for Dense Scale-Invariant Feature Transform, Proc. of the 31st International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2016), pp.596-599 , July 10-13, 2016, 20161110
  25. A Hardware Accelerator for Bag-of Features based Visual Word Transformation in Computer Aided Diagnosis for Colorectal Endoscopic Images, Proc. of the 31st International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2016), pp.596-599 , July 10-13, 2016, 20160710
  26. ハードウェア・ソフトウェア協調設計によるSVMを用いた大腸内視鏡診断支援システム, Design Automationシンポジウム2016論文集,pp.110-115,2016-09-14-2016-09-16., 20160914
  27. 深層学習を用いた大腸NBI内視鏡画像認識, 第19回画像の認識・理解シンポジウム(MIRU2016), 20160801
  28. ハードウェア・ソフトウェア協調設計によるSVMを用いた大腸内視鏡診断支援システム, Design Automationシンポジウム2016論文集, 20160914
  29. Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition, ARTIFICIAL INTELLIGENCE IN MEDICINE, 68巻, pp. 1-16, 2016
  30. "Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition" (vol 68, pg 1, 2016), ARTIFICIAL INTELLIGENCE IN MEDICINE, 72巻, pp. 83-83, 2016
  31. Simple Yet Effective Two-Stage Speed Traffic Sign Recognition for Robust Vehicle Environments, The 30th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2015), 1巻, pp. 420-423, 2015
  32. A Computer System To Be Used With Laser-based Endoscopy for Quantitative Diagnosis of Early Gastric Cancer, JOURNAL OF CLINICAL GASTROENTEROLOGY, 49巻, 2号, pp. 108-115, 201502
  33. Real-time Speed Limit Traffic Sign Detection System for Robust Automotive Environments, IEIE Transactions on Smart Processing and Computing, 4巻, 5号, pp. 237-250, 2015
  34. Trade-off between speed and performance for colorectal endoscopic NBI image classification, Proc. SPIE 9413, Medical Imaging 2015, 94132D巻, 2015
  35. High Accuracy and Simple Real-Time Circle Detection on Low-Cost FPGA for Traffic-Sign Recognition on Advanced Driver Assistance System, roceeding of the 19th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2015), 1巻, pp. 397-402, 2015
  36. Speed Traffic-Sign Number Recognition on Low Cost FPGA for Robust Sign Distortion and Illumination Conditions, Proceeding of the 19th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2015), 1巻, pp. 421-426, 2015
  37. High Performance Feature Transformation Architecture based on Bag-of-Features in CAD system Colorectal Endoscopic Images, Proceeding of the 19th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2015), 1巻, pp. 380-385, 2015
  38. Effective Diagnostic Image Segmentation with Pyramid Style Support Vector Machine for Colorectal Endoscopic Images, The 30th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2015), 1巻, pp. 596-599, 2015
  39. Image Segmentation of Pyramid Style Identifier based on Support Vector Machine for Colorectal Endoscopic Images, The 37th Annual International Conference of the IEEE Engineering in Medicine and Biology Society (EMBC2015), pp. 2997-3000, 2015
  40. Transfer Learning for Bag-of-Visual Words Approach to NBI endoscopic image classification, Proc. of the 37th Annual International Conference of the IEEE Engineering in Medicine and Biology Society (EMBC2015), pp. 785-788, 2015
  41. Trade-off between speed and performance for colorectal endoscopic NBI image classification, Proc. of SPIE Medical Imaging 2015, pp. 9413-9416, 2015
  42. 大腸内視鏡画像のタイプ識別に適したSVMのFPGA実装, Design Automationシンポジウム2015論文集, pp. 83-88, 2015
  43. 大全画面大腸内視鏡画像に適したリアルタイム特徴量抽出のFPGA実装, Design Automationシンポジウム2015論文集, pp. 71-76, 2015
  44. 大腸内視鏡診断支援のための高速Visual Word特徴量変換のFPGA実装, Design Automationシンポジウム2015論文集, pp. 77-82, 2015
  45. A Computer System To Be Used With Laser-based Endoscopy for Quantitative Diagnosis of Early Gastric Cancer, JOURNAL OF CLINICAL GASTROENTEROLOGY, 49巻, 2号, pp. 108-115, 2015
  46. Quantitative identification of mucosal gastric cancer under magnifying endoscopy with flexible spectral imaging color enhancement, JOURNAL OF GASTROENTEROLOGY AND HEPATOLOGY, 28巻, 5号, pp. 841-847, 201305
  47. Quantitative identification of mucosal gastric cancer under magnifying endoscopy with flexible spectral imaging color enhancement, JOURNAL OF GASTROENTEROLOGY AND HEPATOLOGY, 28巻, 5号, pp. 841-847, 2013
  48. Associative Memory for Nearest-Hamming-Distance Search Based on Frequency Mapping, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 47巻, 6号, pp. 1448-1459, 201206
  49. Experimental Analysis of Within-Die Process Variation in 65 and 180 nm Complementary Metal-Oxide-Semiconductor Technology Including Its Distance Dependences, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 4号, 201204
  50. High Speed Frequency-Mapping-Based Associative Memory Using Compact Multi-Bit Encoders and a Path-Selecting Scheme, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 4号, 201204
  51. A K-Means-Based Multi-Prototype High-Speed Learning System with FPGA-Implemented Coprocessor for 1-NN Searching, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E95D巻, 9号, pp. 2327-2338, 201209
  52. Experimental Analysis of Within-Die Process Variation in 65 and 180 nm Complementary Metal-Oxide-Semiconductor Technology Including Its Distance Dependences, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 4号, 2012
  53. High Speed Frequency-Mapping-Based Associative Memory Using Compact Multi-Bit Encoders and a Path-Selecting Scheme, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 4号, 2012
  54. Associative Memory for Nearest-Hamming-Distance Search Based on Frequency Mapping, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 47巻, 6号, pp. 1448-1459, 2012
  55. A K-Means-Based Multi-Prototype High-Speed Learning System with FPGA-Implemented Coprocessor for 1-NN Searching, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E95D巻, 9号, pp. 2327-2338, 2012
  56. An associative memory-based learning model with an efficient hardware implementation in FPGA, EXPERT SYSTEMS WITH APPLICATIONS, 38巻, 4号, pp. 3499-3513, 201104
  57. Analysis of Within-Die Complementary Metal-Oxide-Semiconductor Process Variation with Reconfigurable Ring Oscillator Arrays Using HiSIM, JAPANESE JOURNAL OF APPLIED PHYSICS, 50巻, 4号, 201104
  58. Software-Based Parallel Cryptographic Solution with Massive-Parallel Memory-Embedded SIMD Matrix Architecture for Data-Storage Systems, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E94D巻, 9号, pp. 1742-1754, 201109
  59. A Scalable Massively Parallel Processor for Real-Time Image Processing, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 46巻, 10号, pp. 2363-2373, 201110
  60. An associative memory-based learning model with an efficient hardware implementation in FPGA, EXPERT SYSTEMS WITH APPLICATIONS, 38巻, 4号, pp. 3499-3513, 2011
  61. Analysis of Within-Die Complementary Metal-Oxide-Semiconductor Process Variation with Reconfigurable Ring Oscillator Arrays Using HiSIM, JAPANESE JOURNAL OF APPLIED PHYSICS, 50巻, 4号, 2011
  62. Software-Based Parallel Cryptographic Solution with Massive-Parallel Memory-Embedded SIMD Matrix Architecture for Data-Storage Systems, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E94D巻, 9号, pp. 1742-1754, 2011
  63. A Scalable Massively Parallel Processor for Real-Time Image Processing, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 46巻, 10号, pp. 2363-2373, 2011
  64. Measurement-Based Ring Oscillator Variation Analysis, IEEE DESIGN & TEST OF COMPUTERS, 27巻, 5号, pp. 6-13, 2010
  65. Measurement-Based Ring Oscillator Variation Analysis, IEEE DESIGN & TEST OF COMPUTERS, 27巻, 5号, pp. 6-13, 2010
  66. Correlating Microscopic and Macroscopic Variation With Surface-Potential Compact Model, IEEE ELECTRON DEVICE LETTERS, 30巻, 8号, pp. 873-875, 200908
  67. Correlating Microscopic and Macroscopic Variation with Surface-Potential Compact Model, IEEE Electron Device Letters, 30巻, 8号, pp. 873-875, 20090801
  68. Low-Power Silicon-Area-Efficient Image Segmentation Based on a Pixel-Block Scanning Architecture, Jpn. J. Appl. Phys., 48巻, 4号, pp. 04C078, 20090401
  69. Variation Analysis of CMOS Technologies Using Surface-Potential MOSFET Model, Proceedings of the 8th International Symposium on Diagnostics & Yield (D&Y’2009), 20090601
  70. VLSI Design of a Handwritten-Character Learning and Recognition system based on Associative Memory, 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2009), pp. 161-166, 20090327
  71. Analysis of Process Variations in 90-nm CMOS Technology with Ring Oscillators, 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2009), pp. 446-449, 20090327
  72. Improved Region-Growing Image-Segmentation Algorithm Based on HSV Color Space, 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2009), pp. 167-171, 20090328
  73. A Ternary Multi-Ported Content Addressable Memory Architecture utilizing Asynchronous Multiple Search-Operation Technology, 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2009), pp. 224-229, 20090328
  74. Low Power and Area Efficient Image Segmentation VLSI Architecture Using 2-Dimensional Pixel-Block Scanning, Proceedings of International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS’2008), pp. 441-444, 20090228
  75. Grouping Method based on Feature Matching for Tracking and Recognition of Complex Objects, Proceedings of International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS’2008), pp. 421-424, 20090228
  76. Low-Power Silicon-Area-Efficient Image Segmentation Based on a Pixel-Block Scanning Architecture, JAPANESE JOURNAL OF APPLIED PHYSICS, 48巻, 4号, 200904
  77. Low-Power Silicon-Area-Efficient Image Segmentation Based on a Pixel-Block Scanning Architecture, JAPANESE JOURNAL OF APPLIED PHYSICS, 48巻, 4号, 2009
  78. Correlating Microscopic and Macroscopic Variation With Surface-Potential Compact Model, IEEE ELECTRON DEVICE LETTERS, 30巻, 8号, pp. 873-875, 2009
  79. Integration Architecture of Content Addressable Memory and Massive-Parallel Memory-Embedded SIMD Matrix for Versatile Multimedia Processor, IEICE Trans. on Electronics, E91-C巻, 9号, pp. 1409-1418, 20080901
  80. Low-Power Image-Segmentation VLSI Design Based on a Pixel-Block Scanning Architecture, Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials (SSDM’2008), pp. 474-475, 20081008
  81. Integration architecture of content addressable memory and massive-parallel memory-embedded SIMD matrix for versatile multimedia processor, IEICE TRANSACTIONS ON ELECTRONICS, E91C巻, 9号, pp. 1409-1418, 200809
  82. Integration architecture of content addressable memory and massive-parallel memory-embedded SIMD matrix for versatile multimedia processor, IEICE TRANSACTIONS ON ELECTRONICS, E91C巻, 9号, pp. 1409-1418, 2008
  83. 4-Port Unified Data/Instruction Cache Design with Distributed Crossbar and Interleaved Cache-Line Words, IEICE Trans. on Electronics, E90-C巻, 11号, pp. 2157-2160, 20071101
  84. Acceleration of DCT Processing with Massive-Parallel Memory-Embedded SIMD Matrix Processor, IEICE Trans. on Information & Systems, E90-D巻, 8号, pp. 1312-1215, 20070801
  85. Realization of K-Nearest-Matches Search Capability in Fully-Parallel Associative Memories, IEICE Trans. on Fundamentals, E90-A巻, 6号, pp. 1240-1243, 20070601
  86. Mixed Digital-Analog Associative Memory Enabling Fully-Parallel Nearest Euclidean Distance Search, Jpn. J. Appl. Phys., 46巻, 4B号, pp. 2231-2237, 20070401
  87. A 2-stage-pipelined 16 Port SRAM with 590 Gbps Random Access Bandwidth and Large Noise Margin, IEICE Electronics Express, 4巻, 2号, pp. 21-25, 20070116
  88. Scalable FPGA/ASIC Implementation Architecture for Parallel Table-lookup Coding Using Multi-ported Content Addressable Memory, IEICE Trans. on Information & Systems, E90-D巻, 1号, pp. 346-354, 20070101
  89. Real-Time Huffman Encoder with Pipelined CAM-Based Data Path and Code-Word-Table Optimizer, IEICE Trans. on Information & Systems, E90-D巻, 1号, pp. 334-345, 20070101
  90. Static-Noise-Margin Analysis of Major SRAM-Cell Type under Production Variation for a 90nm CMOS Process, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 261-265, 20071017
  91. Hardware Realization of Two-Stage Pattern Matching System using Fully-Parallel Associative Memories, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 32-37, 20071015
  92. An Effective Parallel Coding Architecture Utilizing Characteristics of Multimedia Application, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 74-80, 20071015
  93. Area Efficieant Fully Parallel Associative Memory with Fast Winner Search Capability, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 38-41, 20071016
  94. Acceleration of Advanced Encryption Standard (AES) Processing on a CAM Enhanced Super Parallel SIMD Processor, 4th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 26-31, 20071016
  95. Associative Memory Design Realizing Reference-Pattern Recognition and Learning based on Short/Long-Term Storage Concept, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 21-25, 20071016
  96. Performance Evaluation of Region-Growing Image Segmentation Using Two-Dimensional Image-Block Scanning, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 69-73, 20071016
  97. A 0.6-Tbps, 16-Port SRAM Design with 2-Stage-Pipeline and Multi-Stage-Sensing Scheme, Proceedings of the 33nd European Solid-State Circuits Conference (ESSCIRC‘2007), pp. 320-323, 20070912
  98. CAM Enhanced Super Parallel SIMD Processor with High-Speed Pattern Matching Capability, Proceedings of the 50th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2007), pp. 803-806, 20070824
  99. Efficient Vertical/Horizontal-Space 1D-DCT Processing Based on Massive-Parallel Matrix-Processing Engine, Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’07), pp. 525-528, 20070501
  100. Developing a Reliable Learning Model for Cognitive Classification Tasks Using an Associative Memory, IEEE Symposium on Computational Intelligence in Image and Signal Processing (CIISP’2007), pp. 214-219, 20070401
  101. Mixed digital-analog associative memory enabling fully-parallel nearest Euclidean distance search, JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS, 46巻, 4B号, pp. 2231-2237, 200704
  102. Real-time Huffman encoder with pipelined CAM-based data path and code-word-table optimizer, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 1号, pp. 334-345, 200701
  103. Scalable FPGA/ASIC implementation architecture for parallel table-lookup-coding using multi-ported content addressable memory, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 1号, pp. 346-354, 200701
  104. A 2-stage-pipelined 16 port SRAM with 590 Gbps random access bandwidth and large noise margin, IEICE ELECTRONICS EXPRESS, 4巻, 2号, pp. 21-25, 20070125
  105. Realization of K-Nearest-Matches search capability in fully-parallel associative memories, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E90A巻, 6号, pp. 1240-1243, 200706
  106. Acceleration of DCT processing with massive-parallel memory-embedded SIMD matrix processor, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 8号, pp. 1312-1315, 200708
  107. 4-port unified data/instruction cache design with distributed crossbar and interleaved cache-line words, IEICE TRANSACTIONS ON ELECTRONICS, E90C巻, 11号, pp. 2157-2160, 200711
  108. Mixed digital-analog associative memory enabling fully-parallel nearest Euclidean distance search, JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS, 46巻, 4B号, pp. 2231-2237, 2007
  109. Realization of K-Nearest-Matches search capability in fully-parallel associative memories, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E90A巻, 6号, pp. 1240-1243, 2007
  110. Scalable FPGA/ASIC implementation architecture for parallel table-lookup-coding using multi-ported content addressable memory, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 1号, pp. 346-354, 2007
  111. A 2-stage-pipelined 16 port SRAM with 590 Gbps random access bandwidth and large noise margin, IEICE ELECTRONICS EXPRESS, 4巻, 2号, pp. 21-25, 2007
  112. Acceleration of DCT processing with massive-parallel memory-embedded SIMD matrix processor, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 8号, pp. 1312-1315, 2007
  113. 4-port unified data/instruction cache design with distributed crossbar and interleaved cache-line words, IEICE TRANSACTIONS ON ELECTRONICS, E90C巻, 11号, pp. 2157-2160, 2007
  114. A Reliability-Enhanced TCAM Architecture with Associated Embedded DRAM and ECC, IEICE Trans. on Electronics, E89-C巻, 11号, pp. 1612-1619, 20061101
  115. Performance Evaluation of Superscalar Processor with Multi-Bank Register File and an Implementation Result, WSEAS Transactions on Computer, 9巻, 5号, pp. 1993-2000, 20060901
  116. Boundary-Active-Only Adaptive Power-Reduction Scheme for Region-Growing Video Segmentation, IEICE Trans. on Information & Systems, E89-D巻, 3号, pp. 1299-1302, 20060301
  117. Evaluation of Bank based Multi-port Memory Architecture with Blocking Network, Wiley, Systems & Computers in Japan, 37巻, 2号, pp. 22-33, 20060201
  118. Huffman Encoding Architecture with Self-Optimizing Performance and Multiple CAM-Match Utilization, Proc. of the IEEE TENCON (TENCON’2006), pp. CA2.3, 20061101
  119. Unified Data/Instruction Cache with Hierarchical Multi-Port Architecture and Hidden Precharge Pipeline, Proc. of the IEEE Asia Pacific Conference on Circuits and Systems (APCCAS’2006), pp. 1299-1302, 20061201
  120. Application of Multi-ported CAM for Parallel Coding, Proc. of the IEEE Asia Pacific Conference on Circuits and Systems (APCCAS’2006), pp. 1681-1684, 20061201
  121. An FPGA-Based Region-Growing Video Segmentation System with Boundary-Scan-Only LSI Architecture”, Proc. of the IEEE Asia Pacific Conference on Circuits and Systems (APCCAS’2006), pp. 946-949, 20061201
  122. Fully Parallel Associative Memory Architecture with Mixed Digital-Analog Match Circuit for Nearest Euclidean Distance Search, Proc. of the IEEE Asia Pacific Conference on Circuits and Systems (APCCAS’2006), pp. 1311-1324, 20061201
  123. Image-Scan Video Segmentation Architecture and FPGA Implementation, Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials (SSDM’2006), pp. 590-591, 20060901
  124. Nearest Euclidean-Distance-Search Associative Memory Architecture with Fully Parallel Mixed Digital-Analog Match Circuitry, Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials (SSDM’2006), pp. 282-283, 20060901
  125. Multi-Bank Register File for Increased Performance of Highly-Parallel Processors, Proceedings of the 32nd European Solid-State Circuits Conference (ESSCIRC‘2006), pp. 154-157, 20060901
  126. Performance Evaluation of Superscalar Processor with Multi-Bank Register File Using SPEC2000, Proceedings of the 10th WSEAS International Conference on COMPUTERS, pp. 1062-1067, 20060701
  127. A Learning OCR System Using Short/Long-term Memory Approach and Hardware Implementation in FPGA, Proceedings of the 2006 IEEE Congress on Evolutionary Computation (WCCI‘2006), pp. 2702-2708, 20060701
  128. Minimum Euclidean Distance Associative Memory Architecture with Fully-Parallel Search Capability, 13th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2006), pp. 350-354, 20060401
  129. Multi-Object Tracking VLSI Architecture using Image-Scan based Region Growing and Feature Matching, Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’06), pp. 5575-5578, 20060501
  130. Image Segmentation and Pattern Matching Based FPGA/ASIC Implementation of Real-Time Object Tracking, Proceedings of the Asia and South Pacific Design Automation Conference (ASP-DAC‘2006), pp. 176-181, 20060101
  131. Evaluation of bank-based multiport memory architecture with blocking network, ELECTRONICS AND COMMUNICATIONS IN JAPAN PART III-FUNDAMENTAL ELECTRONIC SCIENCE, 89巻, 6号, pp. 22-33, 2006
  132. Boundary-active-only adaptive power-reduction scheme for region-growing video-segmentation, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E89D巻, 3号, pp. 1299-1302, 200603
  133. A reliability-enhanced TCAM architecture with associated embedded DRAM and ECC, IEICE TRANSACTIONS ON ELECTRONICS, E89C巻, 11号, pp. 1612-1619, 200611
  134. A Cost-Efficient High-Performance Dynamic TCAM with Pipelined Hierarchical Searching and Shift Redundancy Architecture, IEEE Journal of Solid-State Circuits, 39巻, pp. in press, 20050401
  135. A Low-Power Video Segmentation LSI with Boundary-Active-Only Architecture, Proceedings of the Asia and South Pacific Design Automation Conference (ASP-DAC’2000), pp. in press, 20051001
  136. Chip Size and Performance Evaluations of Shared Cache for On-chip Multiprocessors, Systems and Computers in Japan, pp. in press, 20050401
  137. Embedded Low-Power Dynamic TCAM Architecture with Transparently Scheduled Refresh, IEICE Trans. on Electronics, E88-C巻, pp. in press, 20050401
  138. Object Tracking in Video Pictures based on Image Segmentation and Pattern Matching, Proc. of 2005 IEEE International Symposium on Circuits and Systems (ISCAS2005), pp. in press, 20050501
  139. CAM-based VLSI Architecture for Huffman Coding with Real-time Optimization of the Code Word Table, Proc. of 2005 IEEE International Symposium on Circuits and Systems (ISCAS2005), pp. in press, 20050601
  140. Design of Superscalar Processor with Multi-Bank Register File, Proc. of 2005 IEEE International Symposium on Circuits and Systems (ISCAS2005), pp. in press, 20050601
  141. A Cost-Efficient High-Performance Dynamic TCAM With Pipelined Hierarchical Searching and Shift Redundancy Architecture, IEEE Journal of Solid-State Circuits, 40巻, 1号, pp. 245-253, 20050101
  142. A Low-Power Video Segmentation LSI with Boundary-Active-Only Architecture, Proceedings of the Asia and South Pacific Design Automation Conference (ASP-DAC‘2005), pp. D13-D14, 20050101
  143. Antiferromagnetic-to-ferromagnetic transition induced by diluted Co in SrFe1-xCoxO3: Magnetic circular x-ray dichroism study, Phys. Rev. B, 71巻, pp. 104401/1-5, 20050401
  144. Pixel-Parallel Digital-CMOS Implementation of Image-Segmentation by Region Growing, IEE Proc. Circuits, Devices & Systems, 152巻, 12号, pp. 579-589, 20051201
  145. Chip Size and Performance Evaluations of Shared Cache for On-chip Multiprocessors, Systems & Computers in Japan, 36巻, 9号, pp. 1-13, 20050901
  146. A CAM-based signature-matching co-processor with application-driven power-reduction features, IEICE Trans. on Electronics, E88-C巻, 6号, pp. 1332-1342, 20050601
  147. Evaluation of a Bank-based Multi-port Memory Architecture with Blocking Network, IEICE Trans. on Fundamentals of Electronics, Communications and Computer Science, J88-A巻, 4号, pp. 498-510, 20050401
  148. Embedded Low-Power Dynamic TCAM Architecture with Transparently Scheduled Refresh, IEICE Trans. on Electronics, E88-C巻, 4号, pp. 622-629, 20050401
  149. Highly Parallel Huffman Encoding by Exploiting Multiple Matches in Content Addressable Memory, Proceedings of the International SoC Design Conference (ISOCC’2005), pp. 313-316, 20051101
  150. Image-Scan Architecture for Efficient FPGA/ASIC Implementation of Video-Segmentation by Region Growing, Proceedings of the International SoC Design Conference (ISOCC’2005), pp. 301-304, 20051101
  151. A Parallel Hardware Design for Parametric Active Contour Models, Proceedings of the IEEE International Conference on Advanced Video and Signal based Surveillance (AVSS‘2005), pp. 609-613, 20050901
  152. An LSI hardware design for online character recognition using associative memory, Proceedings of the 48th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2005), pp. 464-467, 20050801
  153. Multi-Port CAM based VLSI Architecture for Huffman Coding with Real-time Optimized Code Word Table, Proceedings of the 48th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2005), pp. 55-58, 20050801
  154. A Parallel Hardware Design for Snake Models with an FPGA Architecture, International Workshop on Nonlinear Signal and Image Processing (NSIP’2005), pp. 146-150, 20050501
  155. CAM-based VLSI Architecture for Huffman Coding with Real-time Optimization of the Code Word Table, Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’05), pp. 5202-5205, 20050501
  156. Object Tracking in Video Pictures based on Image Segmentation and Pattern Matching, Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’05), pp. 3215-3218, 20050501
  157. Design of Superscalar Processor with Multi-Bank Register File, Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’05), pp. 3507-3510, 20050501
  158. Superscalar Processor with Multi-Bank Register File, Proc. 8th IEEE Int. Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA’05), pp. 3-12, 20050101
  159. Embedded low-power dynamic TCAM architecture with transparently scheduled refresh, IEICE TRANSACTIONS ON ELECTRONICS, E88C巻, 4号, pp. 622-629, 200504
  160. A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and shift redundancy architecture, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 40巻, 1号, pp. 245-253, 200501
  161. A CAM-based signature-matching co-processor with application-driven power-reduction features, IEICE TRANSACTIONS ON ELECTRONICS, E88C巻, 6号, pp. 1332-1342, 200506
  162. Pixel-parallel digital CMOS implementation of image segmentation by region growing, IEE PROCEEDINGS-CIRCUITS DEVICES AND SYSTEMS, 152巻, 6号, pp. 579-589, 200512
  163. Associative Memory with Fully Parallel Nearest-Manhattan-Distance Search for Low-Power Real-Time Single-Chip Applications, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. in press, 20040101
  164. 350nm CMOS Test-Chip for Architecture Verification of Real-Time QVGA Color-Video Segmentation at the 90nm Technology Node, Proc. of Asia and South Pacific Design Automation Conference (ASP-DAC2004), pp. in press, 20040101
  165. Compact 12-Port Multi-Bank Register File Test-Chip in 0.35um CMOS for Highly Parallel Processors, Proc. of Asia and South Pacific Design Automation Conference (ASP-DAC2004), pp. in press, 20040101
  166. A 143MHz, 1.1W, 32mm2, 4.5Mb dynamic ternary CAM in 130nm embedded DRAM technology with pipelined hierarchical searching and row/column-shift redundancy architecture, 2004 IEEE International Solid-State Circuits Conference (ISSCC 2004)= Dig. of Tech. Paper, pp. 208-209, 20040201
  167. オンチップ・マルチプロセッサ用共有キャッシュの実現方式の検討とその性能面積評価, 信学技報, pp. in press, 20040401
  168. Efficient Video-Picture Segmentation Algorithm for Cell-Network-Based Digital CMOS Implementation, IEICE Transactions on Information and Systems, pp. in press, 20040401
  169. Analog-Circuit-Component Optimization with Genetic Algorithm, The 2004 IEEE International Midwest Symposium on Circuits and Systems, 1巻, pp. 489-492, 20040401
  170. オンチップ・マルチプロセッサ用共有キャッシュの実現方式の検討とその性能面積評価, IEICE Trans. on Information & Systems Part 1, J87-D-I巻, 3号, pp. 350-363, 20040301
  171. Efficient Video-Picture Segmentation Algorithm for Cell-Network-Based Digital CMOS Implementation, IEIEC Trans. Inf. & Syst., E87-D巻, 2号, pp. 500-503, 20040201
  172. Distributed versus centralized crossbar function for realizing bank-based multiport memories, IEE Electronics Letters, 40巻, 2号, pp. 101-1-3, 20040101
  173. Distributed-crossbar architecture for area-efficient combined data/instruction caches with multiple ports, IEE Electronics Letters, 40巻, 3号, pp. 160-162, 20040201
  174. A Cost-Efficient Dynamic Ternary CAM in 130nm CMOS Technology with Planar Complementary Capacitors and TSR Architecture, 1999 Symposium on VLSI Circuits Dig. of Technical Papers, pp. 83-84, 20040601
  175. Proposition and Evaluation of a Bank-Based Multi-Port Memory with Blocking Network, Proceedings of the 2004 International Technical Conference on Circuits/Systems= Computers and Communications (ITC-CSCC2004), pp. 6C2L-3-1-6C2L-3-4, 20040701
  176. Low-Power Design for Real-Time Image Segmentation LSI and Compact Digital CMOS Implementation, Proceedings of the 2004 IEEE Asia-Pacific Conference on ASICs (AP-ASIC2004), pp. 432-433, 20040801
  177. Low Power Bank-based Multi-port SRAM Design due to Bank Standby Mode, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 1巻, pp. 569-572, 20040701
  178. Reference-Pattern Learning and Optimization from an Input-Pattern Stream for Associative-Memory-Based Pattern-Recognition System, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2004), 1巻, pp. 561-564, 20040701
  179. Optimized Multi-Stage Minimum-Distance-Search Circuit with Feedback Stabilization for Fully-Parallel Associative Memories, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2004), 1巻, pp. 161-164, 20040701
  180. Analog-Circuit-Component Optimization with Genetic Algorithm, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2004), 1巻, pp. 489-492, 20040701
  181. A Hierarchical Placement Method for Standard Cell Layout Based on Wire Length Driven Clustering, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, III巻, pp. 423-426, 20040701
  182. Digital Low-Power Real-Time Video Segmentation by Region Growing, 1994 International Conf. on Solid State Devices and Materials, pp. 138-139, 20040901
  183. Automatic Pattern-Learning Architecture Based on Associative Memory and Short/Long Term Storage Concept, Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials (SSDM2004), pp. 362-363, 20040901
  184. Bank-Type Associative Memory for High-Speed Nearest Manhattan Distance Search in Large Reference-Pattern Space, Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials (SSDM2004), pp. 360-361, 20040901
  185. Highly Efficient Switch Architecture Based on Banked Memory with Multiple Ports, 12th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI2004), pp. 491-498, 20041001
  186. Real-Time Segmentation of Large-Scale Images by Pipeline Processing with Small-Size Cell Network, 12th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI2004), pp. 95-102, 20041001
  187. A Numerical Approach for Snake Models and Implementation with an FPGA Architecture, Proceedings of the Annual Workshop on Circuits= Systems and Signal Processing (ProRISC’2004), pp. in press, 20041001
  188. Chip Size and Performance Evaluations of Shared Cache for On-chip Multiprocessors, IEICE Trans. on Information & Systems Part 1, J87-D-I巻, 4号, pp. 350-363, 20040401
  189. Efficient Video-Picture Segmentation Algorithm for Cell-Network-Based Digital CMOS Implementation, IEICE Trans. on Information & Systems, E87-D巻, 2号, pp. 500-503, 20040201
  190. Distributed against centralized crossbar function for realizing bank-based multiport memories, IEE Electronics Letters, 40巻, 2号, pp. 101-103, 20040101
  191. Distributed-crossbar architecture for area-efficient combined data/instruction caches with multiple ports, IEE Electronics Letters, 40巻, 3号, pp. 160-162, 20040201
  192. Compact 12-Port Multi-Bank Register File Test Chip in 0.35um CMOS for Highly Parallel Processors, Proceedings of the Asia and South Pacific Design Automation Conference (ASP-DAC‘2004), pp. 551-552, 20040101
  193. Associative Memory with Fully Parallel Nearest-Manhattan-Distance Search for Low-Power Real-Time Single-Chip Applications, Proceedings of the Asia and South Pacific Design Automation Conference (ASP-DAC‘2004), pp. 543-544, 20040101
  194. A 143MHz, 1.1W, 4.5Mb dynamic TCAM with hierarchical searching and shift redundancy architecture, IEEE International Solid-State Circuits Conference Digest of Tech. Papers (ISSCC’2001), pp. 208-209, 20040201
  195. Proposition and Evaluation of a Bank-Based Multi-Port Memory with Blocking Network, Proc. 1996 International Technical Conference on Circuits/Systems= Computers and Communications(ITC-CSCC), pp. 6C2L-3, 20040501
  196. Low-Power Design for Real-Time Image Segmentation LSI and Compact Digital CMOS Implementation, Proceedings of the 2004 IEEE Asia-Pacific Conference on ASICs (AP-ASIC2004), pp. 432-433, 20040501
  197. Low Power Bank-based Multi-port SRAM Design due to Bank Standby Mode, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2004), pp. 569-572, 20040701
  198. Reference-Pattern Learning and Optimization from an Input-Pattern Stream for Associative-Memory-Based Pattern-Recognition System, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2004), pp. 561-564, 20040701
  199. Optimized Multi-Stage Minimum-Distance-Search Circuit with Feedback Stabilization for Fully-Parallel Associative Memories, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2004), pp. 161-164, 20040701
  200. Analog-Circuit-Component Optimization with Genetic Algorithm, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2004), pp. 489-492, 20040701
  201. Digital Low-Power Real-Time Video Segmentation by Region Growing, 1994 International Conf. on Solid State Devices and Materials, pp. 138-139, 20040901
  202. Automatic Pattern-Learning Architecture Based on Associative Memory and Short/Long Term Storage Concept, Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials (SSDM’2004), pp. 362-363, 20040901
  203. Bank-Type Associative Memory for High-Speed Nearest Manhattan Distance Search in Large Reference-Pattern Space, Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials (SSDM’2004), pp. 360-361, 20040901
  204. Highly Efficient Switch Architecture Based on Banked Memory with Multiple Ports, 12th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI’2004), pp. 491-498, 20041001
  205. Real-Time Segmentation of Large-Scale Images by Pipeline Processing with Small-Size Cell Network, 12th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI’2004), pp. 95-102, 20041001
  206. A Numerical Approach for Snake Models and Implementation with an FPGA Architecture, Proceedings of the Annual Workshop on Circuits= Systems and Signal Processing (ProRISC’2004), pp. 1-6, 20041101
  207. Distributed against centralised crossbar function for realising bank-based multiport memories, ELECTRONICS LETTERS, 40巻, 2号, pp. 101-103, 20040122
  208. Efficient video-picture segmentation algorithm for cell-network-based digital CMOS implementation, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E87D巻, 2号, pp. 500-503, 200402
  209. Distributed crossbar architecture for area-efficient combined data/instruction caches with multiple ports, ELECTRONICS LETTERS, 40巻, 3号, pp. 160-162, 20040205
  210. 遺伝的アルゴリズムの高速実行に適した命令セットを持つ専用RISC プロセッサDLX-GA, 情報処理学会論文誌, 44巻, 2号, pp. 340-343, 20030201
  211. A nearest-Hamming-distance search memory with fully parallel mixed digital-analog match circuitry, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. 591-592, 20030101
  212. Optimized Bank-Based Multi-Port Memories through a Hierarchical Multi-Bank Structure, Proc. of the 11th Workshop on Synthesis And System Integration of MIxed Technologies (SASIMI 2003), pp. 323-330, 20030401
  213. High Access Bandwidth Multi-Port-Cache Design with Compact Hierarchical 1-Port-Bank Structure, Proc. of the 11th Workshop on Synthesis And System Integration of MIxed Technologies (SASIMI 2003), pp. 394-400, 20030401
  214. An Associative Memory for Real-Time Applications Requiring Fully Parallel Nearest Manhattan-Distance-Search, Proc. of the 11th Workshop on Synthesis And System Integration of MIxed Technologies (SASIMI 2003), pp. 200-205, 20030401
  215. A High-speed and Low Power Hierarchical Multi-Port Cache, Proc. of the 6th International Symposium on low-power and high-speed chip (COOL Chips VI), pp. in press, 20030401
  216. CMOS Test Chip for a High-Speed Digital Image-Segmentation Architecture with Pixel-Parallel Processing, Proc. of The 2002 International Technical Conference On Circuits/Systems= Computers and Communications (ITC-CSCC2003), pp. in press, 20030701
  217. A Novel Hierarchical Multi-port Cache, Proc. of ESSCIRC2003, pp. in press, 20030901
  218. A Nearest-Hamming-Distance Search Memory with Fully Parallel Mixed Digital-Analog Match Circuitry, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. 591-592, 20030101
  219. An Associative Memory for Real-Time Applications Requiring Fully-Parallel Nearest Manhattan-Distance Search, 11th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI’2003), pp. 200-205, 20030401
  220. Optimized Bank-Based Multi-Port Memories through a Hierarchical Multi-Bank Structure, 11th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI’2003), pp. 323-330, 20030401
  221. High Access Bandwidth Multi-Port-Cache Design with Compact Hierarchical 1-Port-Bank Structure, 11th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI’2003), pp. 394-400, 20030401
  222. High-Speed and Low-Power Multi-Port-Cache, Proceedings of COOL Chips VI, pp. 76, 20030501
  223. A Novel Hierarchical Multi-Port Cache, Proceedings of the 26th European Solid-State Circuits Conference (ESSCIRC’2000), pp. in press, 20030901
  224. Low-Power Real-Time Region-Growing Image-Segmentation in 0.35mm CMOS due to Subdivided-Image and Boundary-Active-Only Architectures, Extended Abstracts of the 2001 International Conference on Solid State Devices and Materials (SSDM’2001), pp. 146-147, 20030901
  225. Combined Data/Instruction Cache with Bank-Based Multi-Port Architecture, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM2003), pp. 150-151, 20030901
  226. A Hierarchical 512-Kbit SRAM with 8 Ports in 130nm CMOS, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM2003), pp. 152-153, 20030901
  227. Bank-Type Multiport Register File for Highly-Parallel Processors, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM2003), pp. 400-401, 20030901
  228. 遺伝的アルゴリズムの高速実行に適した命令セットを持つ専用RISC プロセッサDLX-GA, 情報処理学会論文誌, 44巻, 2号, pp. 340-343, 20030201
  229. A Cost-Efficient Dynamic Ternary CAM in 130nm CMOS Technology with Planar Complementary Capacitors and TSR Architecture, 1999 Symposium on VLSI Circuits Dig. of Technical Papers, pp. 83-84, 20030601
  230. CMOS Test Chip for a High-Speed Digital Image-Segmentation Architecture with Pixel-Parallel Processing, Proc. 1996 International Technical Conference on Circuits/Systems= Computers and Communications(ITC-CSCC), pp. 284-287, 20030501
  231. Low-Power Real-Time Region-Growing Image-Segmentation in 0.35um CMOS due to Subdivided-Image and Boundary-Active-Only Architectures, Extended Abstracts of the 2001 International Conference on Solid State Devices and Materials (SSDM’2001), pp. 146-147, 20030901
  232. Bank-Type Multiport Register File for Highly-Parallel Processors, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM’2003), pp. 400-401, 20030901
  233. Combined Data/Instruction Cache with Bank-Based Multi-Port Architecture, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM’2003), pp. 152-153, 20030901
  234. A Hierarchical 512-Kbit SRAM with 8 Read/Write Ports in 130nm CMOS, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM’2003), pp. 150-151, 20030901
  235. ★, Compact associative-memory architecture with fully-parallel search capability for the minimum Hamming distance, IEEE Journal of Solid-State Circuits, 37巻, 2号, pp. 218-227, 20020201
  236. 適応的遺伝的アルゴリズムに基づくVLSIフロアプランニングの一手法, 情報処理学会論文誌, 43巻, 5号, pp. 1361-1371, 20020501
  237. A Performance-Driven Floorplanning Method with Interconnect Performance Estimation, IEICE Transactions on Fundametals of Electronics= Communications and Computer Sciences, E85-A巻, 12号, pp. 2775-2784, 20021201
  238. Fully-parallel pattern-matching engine with dynamic adaptability to Hamming or Manhattan distance, Proc. of 2002 Symposium on VLSI Circuits, pp. 252-255, 20020601
  239. Digital gray-scale/color image-segmentation architecture for cell-network-based real-time applications, Proc. of The 2002 International Technical Conference On Circuits/Systems= Computers and Communications (ITC-CSCC2003), pp. 670-673, 20020701
  240. Real-time segmentation architecture of gray-scale/color motion pictures and digital test-chip implementation, Proc. of the 2002 IEEE Asia-Pacific Conference on ASICs (AP-ASIC2002), pp. 237-240, 20020801
  241. Low-complexity, highly-parallel color motion-picture segmentation architecture for compact digital CMOS implementation, 1994 International Conf. on Solid State Devices and Materials, pp. 242-243, 20020901
  242. Fully parallel nearest Manhattan-distance-search memory with large reference-pattern number, Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials (SSDM2002), pp. 254-255, 20020901
  243. Compact Associative-Memory Architecture with Fully-Parallel Search Capability for the Minimum Hamming Distance, IEEE Journal of Solid-State Circuits, 37巻, 2号, pp. 218-227, 20020201
  244. Fully-Parallel Pattern-Matching Engine with Dynamic Adaptability to Hamming or Manhattan Distance, 1999 Symposium on VLSI Circuits Dig. of Technical Papers, pp. 252-255, 20020601
  245. Digital Gray-Scale/Color Image-Segmentation Architecture for Cell-Network-Based Real-Time Applications, Proc. 1996 International Technical Conference on Circuits/Systems= Computers and Communications(ITC-CSCC), pp. 670-673, 20020601
  246. Real-Time Segmentation Architecture of Gray-Scale/Color Motion Pictures and Digital Test-Chip Implementation, Proc. of the 2002 IEEE Asia-Pacific Conference on ASICs (AP-ASIC2002), pp. 237-240, 20020701
  247. Low-Complexity, Highly-Parallel Color Motion-Picture Segmentation Architecture for Compact Digital CMOS Implementation, 1994 International Conf. on Solid State Devices and Materials, pp. 242-243, 20020901
  248. Fully Parallel Nearest Manhattan-Distance-Search Memory with Large Reference-Pattern Number, Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials (SSDM’2002), pp. 254-255, 20020901
  249. Compact associative-memory architecture with fully parallel search capability for the minimum Hamming distance, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 37巻, 2号, pp. 218-227, 200202
  250. A performance-driven floorplanning method with interconnect performance estimation, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E85A巻, 12号, pp. 2775-2784, 200212
  251. An Architecture for Compact Associative Memories with Deca-ns Nearest-Match Capability up to Large Distances, IEEE International Solid-State Circuits Conference Digest of Tech. Papers (ISSCC’2001), pp. 170-171, 20010201
  252. A RISC Architecture for high-speed execution of genetic algorithms, Proc. 2001 Genetic and Evolutionary Computation Conference=, pp. 1338-1345, 20010701
  253. A parallel genetic algorithm with adaptive adjustment of genetic parameters, Proc. 2001 Genetic and Evolutionary Computation Conference=, pp. 679-686, 20010701
  254. A performance-driven floorplanning method with precise area and interconnect delay estimation with wire sizing and buffer insertion, Proc. of the Tenth Workshop on Synthesis And System Integration of MIxed Technologies, pp. 226-233, 20011001
  255. An architecture for compact associative memories with deca-ns nearest-match capability up to large distances, 2001 IEEE International Solid-State Circuits Conference (ISSCC 2001)= Dig. of Tech. Paper, 44巻, pp. 170-171, 20010201
  256. A performance-driven ?oorplanning method with precise area and interconnect delay estimation with wire sizing and buffer insertion, Proc. Synthesis and System Integration of Mixed Technologies 2001, pp. 226-233, 20010101
  257. A RISC processor for high-speed execution of genetic algorithms, Proc. 2001 Genetic and Evolutionary Computation Conference, pp. 1338-1345, 20010701
  258. A parallel genetic algorithm with adaptive adjustment of genetic parameters, Proc. 2001 Genetic and Evolutionary Computation Conference, pp. 679-686, 20010701
  259. 任意時刻の複数プロセス故障を考慮したコータリに基づく分散相互排除アルゴリズム, J83-D-I巻, 8号, pp. 823-833, 20000801
  260. An iterative improvement circuit partitioning algorithm under path delay constraints, IEICE Transactions on Fundamentals of Electronics= Communications and Computer Sciences, E83-A巻, 12号, pp. 2569-2576, 20001201
  261. Timing-driven hierarchical global routing with wire-sizing and buffer-insertion for VLSI with multi-routing-layer, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. 99-104, 20000101
  262. ★, Genetic algorithm accelerator GAA-II, Proc. of Asia and South Pacific Design Automation Conference 2000, pp. 9-10, 20000101
  263. An adaptive genetic algorithm for VLSI floorplanning based on sequence-pair, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 3巻, pp. 65-68, 20000501
  264. An Iterative Improvement Circuit Partitioning Algorithm under Path Delay Constraints, IEICE Trans. Fundamentals, E83-A巻, 12号, pp. 2569-2576, 20001201
  265. 任意時刻の複数プロセス故障を考慮したコータリに基づく分散相互排除アルゴリズム, J83-D-I巻, 8号, pp. 823-833, 20000801
  266. 交差手法の適応的選択機能を組み込んだ遺伝的アルゴリズムのLSI チップによる実現, 41巻, 6号, pp. 1135-1143, 20000601
  267. An adaptive genetic algorithm for VLSI ?oorplanning based on sequence-pair, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 3号, pp. 65-68, 20000501
  268. Genetic algorithm accelerator GAA-II, Proc. 2000 Asia-South Paci?c Design Automation Conference, pp. 9-10, 20000101
  269. Timing-driven hierarchical global routing with wire-sizing and buffer-insertion for VLSI with multi-routing-layer, Proc. 2000 Asia-South Paci?c Design Automation Conference, pp. 99-104, 20000101
  270. スタンダードセルレイアウト設計におけるセル配置改良を伴うタイミングドリブン端子割り当てアルゴリズム, 40巻, 4号, pp. 1606-1617, 19990401
  271. 遺伝的アルゴリズムにおける個体のエリート度に基づく遺伝オペレータとGAパラメータの適応的調整, J82-D-I巻, 9号, pp. 1135-1143, 19990901
  272. 交差手法の適応的選択機能を組み込んだ遺伝的アルゴリズムのLSIチップによる実現, 41巻, 6号, pp. 1766-1776, 19990601
  273. A timing-driven floorplanning algorithm with the Elmore delay model for building block layout, INTEGRATION= the VLSI journal, 27巻, 1号, pp. 57-76, 19990101
  274. Solving the rectangular problem by an adaptive GA based on sequence-pair, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. 181-184, 19990101
  275. An LSI implementation of an adaptive genetic algorithm with on-the-fly crossover operator selection, Proc. of Asia and South Pacific Design Automation Conference ’99, pp. 37-40, 19990101
  276. 遺伝的アルゴリズムにおける個体のエリート度に基づく遺伝オペレータとGA パラメータの適応的調整, J82-D-I巻, 9号, pp. 1135-1143, 19990901
  277. スタンダードセルレイアウト設計におけるセル配置改良をともなうタイミングドリブン端子割当てアルゴリズム, 40巻, 4号, pp. 1606-1617, 19990401
  278. A timing-driven ?oorplanning algorithm with the Elmore delay model for building block layout, INTEGRATION= the VLSI journal, 27巻, pp. 57-76, 19990101
  279. An LSI implementation of an adaptive genetic algorithm with on-the-?y crossover operator selection, Proc. 2000 Asia-South Paci?c Design Automation Conference, pp. 37-40, 19990101
  280. Solving the rectangular packing problem by an adaptive GA based on sequence pair, Proc. 2000 Asia-South Paci?c Design Automation Conference, pp. 181-184, 19990101
  281. Soft X-ray magnetic circular dichroism in La_1-x_Sr_x_MnO_3_ and SrFe_1-x_Co_x_O_3_, Journal of Magnetic Society of Japan, 23巻, pp. 341-345, 19990101
  282. Soft X-ray magnetic circular dichroism in 3d transition-metal chalcogenides, Journal of Magnetic Society of Japan, 23巻, pp. 504-506, 19990101
  283. Magnetic anisotropy, interfacial hybridization, and orbital magnetic moment in Co/Pt multilayers, Journal of Magnetic Society of Japan, 34巻, pp. 578-580, 19990101
  284. 遺伝的アルゴリズムにおける交差手法の適応的選択の一手法, J81-D-I巻, 7号, pp. 900-909, 19980701
  285. A timing-driven global routing with pin assignment, block reshaping, and positioning for building block layout, IEICE Transactions on Fundamentals of Electronics= Communications and Computer Sciences, E81-A巻, 12号, pp. 2476-2484, 19981201
  286. GAA : A VLSI genetic algorithm accelerator with on-the-fly adaptation of crossover operations, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 2巻, pp. 268-271, 19980501
  287. Adapting parameters based on pedigree of individuals in a genetic algorithm, Proc. of the Symposium on Genetic Algorithms, pp. 510-517, 19980701
  288. A circuit partitioning algorithm under path delay constraints, Proceedings of the IEEE Asia-Pacific Conference on Circuits and Systems, WT32-1.1巻, pp. 113-116, 19981101
  289. A performance-driven global routing algorithm with wire-sizing and buffer-insertion, Proc. of the IEEE Asia-Pacific Conference on Circuits and Systems ’98, WT32-3.1巻, pp. 121-124, 19981101
  290. A timing-driven global routing algorithm with pin assignment, block reshaping, and positioning for building block layout, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. 577-583, 19980201
  291. Solving the capacitor placement problem in a radial distribution system using an adaptive genetic algorithm, Proc. of the 5th International Conference on Parallel Problem Solving From Nature, pp. 1028-1037, 19980301
  292. A timing-driven global routing algorithm with pin assignment, block reshaping, and positioning for building block layout, IEICE Trans. Fundamentals, E81-A巻, 12号, pp. 2476-2484, 19981201
  293. A performance-driven global routing algorithm with wire-sizing and buffer-insertion, Proc. 1998 IEEE Asia-Paci?c Conference on Circuits and Systems, pp. 121-124, 19981101
  294. A circuit partitioning algorithm under path delay constraints, Proc. 1998 IEEE Asia-Paci?c Conference on Circuits and Systems, pp. 113-116, 19981101
  295. Solving the capacitor placement problem in a radial distribution system using an adaptive genetic algorithm, Proceedings of the 5-th Conference on Parallel Problem Solving from Nature, pp. 510-517, 19980901
  296. Adapting parameters based on pedigree of individuals in a genetic algorithm, Proceedings of the Third Annual Genetic Programming Conference, pp. 510-517, 19980701
  297. 遺伝的アルゴリズムにおける交差手法の適応的選択の一手法, J81-D-I巻, 7号, pp. 900-909, 19980701
  298. GAA: A VLSI genetic algorithm accelerator with on-the-?y adaptation of crossover operators, 2巻, pp. 268-271, 19980501
  299. A timing-driven global routing algorithm with pin assignment, block reshaping, and positioning for building block layout, Proceedings of the Asia-South Pacific Design Automation Conference, pp. 577-583, 19980101
  300. Magneto-optical Kerr spectra of epitaxially grown Fe(001) and Fe(110) films in the range 1.5-10eV, Journal of Magnetism and Magnetic Materials, 177-181巻, pp. 1251-1252, 19980101
  301. Photoemission magnetic circular dichroism study of the ferromagnetic transition-metal oxide SrRuO_3_, Journal of Electron Spectroscopy and Related Phenomena, 92巻, 1-3号, pp. 41-44, 19980501
  302. A compact molecular-beam epitaxy apparatus for in situ soft X-ray magnetic circular dichroism experiments, Journal of Synchrotron Radiation, 5巻, pp. 1038-1041, 19980501
  303. Perpendicular magnetic anisotropy caused by interfacial hybridization via enhanced orbital moment in Co/Pt multilayers: magnetic circular X-ray dichroism study, Physical Review Letters, 81巻, 23号, pp. 5229-5232, 19981201
  304. A timing-driven floorplanning algorithm with the Elmore delay model for building block layout, Proc. of International Conference on Very Large Scale Integration (VLSI’97), pp. 403-414, 19970801
  305. Timing-driven pin assignment with improvement of cell placement in standard cell layout, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 3巻, pp. 1552-1555, 19970601
  306. ★, On-the-fly crossover adaptation of genetic algorithm, Proc. of Genetic Algorithms in Engineering Systems : Innovations and Applications, pp. 197-202, 19970901
  307. A timing-driven placement algorithm with the Elmore delay model for row based VLSIs, INTEGRATION= the VLSI journal, 24巻, 1号, pp. 53-77, 19970101
  308. Par-POPINS: A timing driven parallel placement method with the Elmore delay model for row based VLSIs, Proc. of Asia and South Pacific Design Automation Conference, pp. 133-140, 19970101
  309. On-the-?y crossover adaptation of genetic algorithms, Proc. of the IEE/IEEE Second International Conference on Genetic Algorithms in Engineering Systems(GALESIA ’97), pp. 197-202, 19970901
  310. A timing-driven ?oorplanning algorithm with the Elmore delay model for building block layout, Proceedings of VLSI’97, pp. 403-414, 19970801
  311. Timing-driven pin assignment with improvement of cell placement in standard cell layout, Proceedings of the 1997 IEEE International Symposium on Circuits and Systems, 3号, pp. 1552-1555, 19970601
  312. A timing-driven placement algorithm with the Elmore delay model for row-based VLSIs, INTEGRATION= the VLSI journal, 24巻, 1号, pp. 53-77, 19970101
  313. Mixed planar and H-V over-the-cell routing for standard cells with nonuniform over-the-cell routing capacities, IEICE Transactions on Information and Systems, E79-D巻, 10号, pp. 1419-1430, 19961001
  314. An efficient timing-driven global routing method for standard cell layout, IEICE Transactions on Information and Systems, E79-D巻, 10号, pp. 1410-1418, 19961001
  315. ★, Pin assignment with global routing for VLSI building block layout, IEEE Trans. on Computer-Aided Design on Integrated Circuits and Systems, 15巻, 12号, pp. 1575-1583, 19961201
  316. A timing-driven global routing algorithm considering channel density minimization for standard cell layout, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 4巻, pp. 424-427, 19960501
  317. An optimal pin assignment algorithm with improvement of cell placement in standard cell layout, Proceedings of the IEEE Asia-Pacific Conference on Circuits and Systems, pp. 381-384, 19961101
  318. A three-layer over-the-cell multi-channel router for a new cell model, INTEGRATION= the VLSI journal, 21巻, 3号, pp. 171-189, 19960301
  319. Pin assignment with global routing for VLSI building block layout, IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, 15巻, 12号, pp. 1575-1583, 19961201
  320. An optimal pin assignment algorithm with improvement of cell placement in standard cell layout, Proceedings of the IEEE Asia-Pacific Conference on Circuits and Systems, pp. 381-384, 19961101
  321. A timing-driven global routing algorithm considering channel density minimization for standard cell layout, Proceedings of the 1996 IEEE International Symposium on Circuits and Systems, 4号, pp. 424-427, 19960501
  322. A three-layer over-the-cell multi-channel router for a new cell model, INTEGRATION= the VLSI journal, 21巻, 3号, pp. 171-189, 19960101
  323. Mixed planar and H-V over-the-cell routing for standard cells with nonuniform over-thecell routing capacities, IEICE Trans. Inf. & Syst., E79-D巻, 10号, pp. 1419-1430, 19960101
  324. An effcient timing-driven global routing method for standard cell layout, IEICE Trans. Inf. & Syst., E79-D巻, 10号, pp. 1410-1418, 19960101
  325. Magnetic circular dichroism study of KBr and RbBr, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 247-250, 19960501
  326. Magnetic circular dichroism of Excitons in KI and RbI, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 295-298, 19960501
  327. Magnetic circular dichroism in CoS_2_ at the L_2,3_ and M_2,3_ core edges, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 255-258, 19960501
  328. Core-level magnetic circular dichroism in Fe_7_S_8_ and Fe_7_Se_8_, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 259-262, 19960501
  329. Core-level magnetic circular dichroism in Co/Pt multilayers with varying Co-layer thicknesses, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 271-274, 19960501
  330. Core-level magnetic circular dichroism in Fe_7_S_8_ and Fe_7_Se_8_, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 259-262, 19960401
  331. Magnetic circular X-ray dichroism in Fe_7_S_8_ and Fe_7_Se_8_, Japanese Journal of Applied Physics, 79巻, 8号, pp. 5707-, 19960401
  332. A standard cell global routing algorithm with net selection for over-the-cell routing, Electronics and Communication in Japan part2, 78巻, 12号, pp. 102-115, 19951201
  333. VLSIによる実現に適したグラフ2分割並列アルゴリズム, J78-A巻, 6号, pp. 692-701, 19950601
  334. A verification algorithm for logic circuits with internal variables, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, pp. 1920-1921, 19950401
  335. An MCM routing algorithm considering crosstalk, Proc. of 1995 IEEE International Symposium on Circuits and Systems, pp. 211-214, 19950401
  336. A new system partitioning method under performance and physical constraints for multi-chip modules, Proc. of Asia and South Pacific Design Automation Conference, pp. 119-126, 19950801
  337. ★, A new performance driven placement method with the Elmore delay model for row based VLSIs, Proc. of Asia and South Pacific Design Automation Conference, pp. 405-412, 19950801
  338. A three-layer over-the-cell multi-channel routing method for a new cell model, Proc. of Asia and South Pacific Design Automation Conference, pp. 195-202, 19950801
  339. VLSI による実現に適したグラフ2分割並列アルゴリズム, J78-A巻, 6号, pp. 692-701, 19950601
  340. A new performance driven placement method with the Elmore delay model for row based VLSIs, Proceedings of the Asia-South Paci?c Design Automation Conference, pp. 405-412, 19950801
  341. A three-layer over-the-cell multi-channel routing method for a new cell model, Proceedings of the Asia-South Paci?c Design Automation Conference, pp. 195-202, 19950801
  342. A new system partitioning method under performance and physical constraints for multichip modules, Proceedings of the Asia-South Paci?c Design Automation Conference, pp. 119-126, 19950801
  343. A veri?cation algorithm for logic circuits with internal variables, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 3号, pp. 1920-1923, 19950401
  344. An MCM routing algorithm considering crosstalk, Proceedings of the 1995 IEEE International Symposium on Circuits and Systems, 1号, pp. 211-214, 19950401
  345. Soft-X-ray linear-dichroism and magnetic-circular-dichroism studies of CeRh/sub 3/B/sub 2/: large crystal-field splitting and anomalous ferromagnetism, Phys. Rev. B= Condens. Matter (USA), 51巻, 20号, pp. 13952-13960, 19950401
  346. A floorplanning method with topological constraint manipulation in VLSI building block layout, IEICE Transactions on Fundamentals of Electronics= Communications and Computer Sciences, E77-A巻, 12号, pp. 2053-2057, 19941201
  347. A graph bisection algorithm based on subgraph migration, IEICE Transactions on Fundamentals of Electronics= Communications and Computer Sciences, E77-A巻, 12号, pp. 2039-2044, 19941201
  348. セル上配線ネットの選択を同時に行うスタンダードセル方式概略配線アルゴリズム, J77-A巻, 12号, pp. 1708-1718, 19941201
  349. A floorplanning method with topological constraint manipulation, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 1巻, pp. 165-168, 19940501
  350. Three-layer channel routing for standard cells with column-dependent variable over-the-cell routing capacities, Proc. of 1994 IEEE Custom Integrated Circuits Conference, pp. 28.1.1-28.1.4, 19940501
  351. A systolic graph partitioning algorithm for VLSI design, Proc. of 1994 IEEE International Symposium on Circuits and Systems, 1巻, pp. 225-228, 19940501
  352. A graph bisection algorithm based on subgraph migration, IEICE Trans. Fundamentals, E77-A巻, 12号, pp. 2039-2044, 19941201
  353. セル上配線ネットの選択を同時に行うスタンダードセル方式概略配線アルゴリズム, J77-A巻, 12号, pp. 1708-1718, 19941201
  354. A systolic graph partitioning algorithm for VLSI design, Proceedings of the 1994 IEEE International Symposium on Circuits and Systems, 1号, pp. 225-228, 19940501
  355. A ?oorplanning method with topological constraint manipulation, Proceedings of the 1994 IEEE International Symposium on Circuits and Systems, 1号, pp. 165-168, 19940501
  356. Three-layer channel routing for standard cells with column-dependent variable over-the-cell routing capacities, Proceedings of the IEEE 1994 Custom Integrated Circuits Conference, 1号, pp. 643-646, 19940501
  357. Core-level magnetic-circular-dichroism study of an Fe single crystal, Fe-Pt alloys, and an Fe/Pt multilayer, Physical Review B, 53巻, 13号, pp. 8219-8222, 19940401
  358. An optimal channel pin assignment algorithm for hierarchical building-block layout design, IEICE Trans. on Fundamentals of Electronics= Communications and Computer Science, E76-A巻, 10号, pp. 1636-1644, 19931001
  359. Gate array placement based on mincut partitioning with path delay constraints, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, pp. 2059-2062, 19930501
  360. A new global routing algorithm for over-the-cell routing in standard cell layouts, Proc. of European Design Automation Conference, pp. 116-121, 19930901
  361. An integrated approach to pin assignment and global routing for VLSI building-block layout, Proc. of European Conference on Design Automation, pp. 24-28, 19930201
  362. An optimal channel pin assignment algorithm for hierarchical building-block layout design, IEICE Trans. Fundamentals, E76-A巻, 10号, pp. 1636-1644, 19930101
  363. A new global routing algorithm for over-the-cell routing in standard cell layouts, Proceedings of the European Design Automation Conference with EURO-VHDL ’93, pp. 116-121, 19930901
  364. Gate array placement based on mincut partitioning with path delay constraints, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, pp. 2059-2062, 19930501
  365. An integrated approach to pin assignment and global routing for VLSI building-block layout, Proceedings of the European Conference on Design Automation with the European Event in ASIC Design, pp. 24-28, 19930201
  366. Linear and magnetic circular dichroism in the Ce 4d X-ray absorption spectroscopy of CeRh/sub 3/B/sub 2/, Physica B (Netherlands), 186-188巻, pp. 83-85, 19930401
  367. Optimal channel pin assignment with multiple intervals for building block layout, Proc. of European Design Automation Conference, pp. 348-353, 19920901
  368. An optimal channel pin assignment with multiple intervals for building block layout, Proceedings of the European Design Automation Conference with EURO-VHDL ’93, pp. 348-353, 19920901
  369. In-situ DC oxygen-discharge cleaning system for optical elements., Review of Scientific Instruments, 60巻, 7号, pp. 2034-2037, 19890401
  370. 実時間処理のためのオブジェクトベースイメージスキャン画像分割LSI, 映像情報メディア学会技術報告, 30巻, 65号, pp. 73-78, 20061214
  371. Digital Low-Power Real-Time Video Segmentation by Region Growing, Extended abstracts of the ... Conference on Solid State Devices and Materials, 2004巻, pp. 138-139, 20040915
  372. Bank-Type Associative Memory for High-Speed Nearest Manhattan Distance Search in Large Reference-Pattern Space, Extended abstracts of the ... Conference on Solid State Devices and Materials, 2004巻, pp. 360-361, 20040915
  373. Automatic Pattern-Learning Architecture Based on Associative Memory and Short/Long Term Storage Concept, Extended abstracts of the ... Conference on Solid State Devices and Materials, 2004巻, pp. 362-363, 20040915
  374. 口腔内留置型健康モニタリングシステム開発, 電気学会研究会資料. BMS, バイオ・マイクロシステム研究会 = The papers of Technical Meeting on Bio Micro Systems, IEE Japan, 2009巻, 1号, pp. 25-28, 20090227
  375. CMOSアクティブインダクタ発振器の特性評価, 電気学会研究会資料. ECT, 電子回路研究会, 2011巻, 47号, pp. 31-36, 20110630
  376. A K-Means-Based Multi-Prototype High-Speed Learning System with FPGA-Implemented Coprocessor for 1-NN Searching, IEICE transactions on information and systems, 95巻, 9号, pp. 2327-2338, 20120901
  377. 大腸NBI拡大内視鏡画像診断支援システムにおける特徴量抽出部のハードウェア設計, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 112巻, 237号, pp. 13-18, 20121005
  378. 相補型プレーナキャパシタを用いた130nm CMOSダイナミック型 Ternary CAM, 情報処理学会研究報告. SLDM, [システムLSI設計技術], 111巻, pp. 169-174, 20031023
  379. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価, 情報処理学会研究報告. SLDM, [システムLSI設計技術], 112巻, pp. 271-276, 20031127
  380. バンク型マルチポートメモリを用いたスイッチアーキテクチャ, 情報処理学会研究報告. ARC,計算機アーキテクチャ研究会報告, 156巻, pp. 37-42, 20040202
  381. 再配置可能バス付き2次元アレイ上における最近点探索アルゴリズム, 全国大会講演論文集, 49巻, 0号, pp. 85-86, 19940920
  382. 動的クラスタリングに基づくハイパーグラフk分割手法, 全国大会講演論文集, 49巻, 0号, pp. 91-92, 19940920
  383. 論理回路分割と線形計画法に基づく階層的スタンダードセル配置手法, 全国大会講演論文集, 49巻, 0号, pp. 109-110, 19940920
  384. 固有の識別子をもたない分散システムにおける耐故障リーダ選挙アルゴリズム, 全国大会講演論文集, 45巻, 0号, pp. 63-64, 19920928
  385. ネットワークの形状と通信遅延モデルを任意に設定可能な分散アルゴリズムシミュレータ, 全国大会講演論文集, 45巻, 0号, pp. 279-280, 19920928
  386. 遺伝的アルゴリズムにおける個体の優劣度に基づく適応的パラメータ値設定手法, 全国大会講演論文集, 55巻, 0号, pp. 463-464, 19970924
  387. 配線幅とバッファ挿入を考慮したタイミングドリブン概略配線手法, 情報処理学会研究報告. 設計自動化研究会報告, 97巻, 17号, pp. 57-64, 19970214
  388. タイミング制約を考慮した非線形計画に基づくスタンダードセル配置手法, 情報処理学会研究報告. 設計自動化研究会報告, 94巻, 15号, pp. 25-32, 19940204
  389. 階層型多バンクメモリを用いた多ポートキャッシュの設計, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング, 102巻, 479号, pp. 169-174, 20021121
  390. マルチバンク構造による小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング, 102巻, 479号, pp. 175-180, 20021121
  391. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-), 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング, 103巻, 480号, pp. 241-246, 20031121
  392. LSI化向け小面積多バンクメモリに関する考察, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 102巻, 161号, pp. 125-130, 20020620
  393. ULSIフロアプランニングにおける階層的バッファブロックプランニング手法, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 101巻, 473号, pp. 19-24, 20011122
  394. クラスタリングと新しい配置モデルに基づくタイミングドリブンスタンダードセル配置手法, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 101巻, 473号, pp. 25-30, 20011122
  395. 節点集合の移動に基づく最小コストグラフ分割, 電子情報通信学会技術研究報告. COMP, コンピュテーション, 93巻, 438号, pp. 41-48, 19940126
  396. An Efficient Timing-Driven Global Routing Method for Standard Cell Layout (Special Issue on Synthesis and Verification of Hardware Design), IEICE transactions on information and systems, 79巻, 10号, pp. 1410-1418, 19961025
  397. Mixed Planar and H-V Over-the-Cell Routing for Standard Cells with Nonuniform Over-the-Cell Routing Capacities (Special Issue on Synthesis and Verification of Hardware Design), IEICE transactions on information and systems, 79巻, 10号, pp. 1419-1430, 19961025
  398. C-12-38 最小ハミング距離検索機能を有する小面積・高速連想メモリの開発, 電子情報通信学会総合大会講演論文集, 2001巻, 2号, 20010307
  399. C-12-18 集積化認識システムのための連想メモリベース自動学習アーキテクチャ(C-12.集積回路B(ディジタル)), 電子情報通信学会総合大会講演論文集, 2004巻, 2号, 20040308
  400. バンク型マルチポートメモリにおける階層構造とクロスバ構造の比較, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 166号, pp. 37-42, 20020622
  401. 全並列型最小マンハッタン距離検索連想メモリ, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 476号, pp. 181-186, 20021121
  402. 多段結合網を用いた小面積な多バンクメモリの性能評価(システムオンシリコン設計技術並びにこれを活用したVLSI), 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 686号, pp. 55-60, 20030228
  403. 配線長を考慮したクラスタリングに基づくスタンダードセル階層配置手法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-), 電子情報通信学会技術研究報告. ICD, 集積回路, 103巻, 478号, pp. 169-174, 20031121
  404. メモリジェネレータを用いたバンク型マルチポートメモリの速度・面積評価(VLSI回路,デバイス技術(高速,低電圧,低電力)), 電子情報通信学会技術研究報告. ICD, 集積回路, 104巻, 250号, pp. 25-30, 20040812
  405. ハミング距離とマンハッタン距離に適応可能な全並列処理パターンマッチングエンジン, 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 234号, pp. 41-46, 20020718
  406. Boundary-Active-Only Adaptive Power-Reduction Scheme for Region-Growing Video-Segmentation(Image Processing and Video Processing), IEICE transactions on information and systems, 89巻, 3号, pp. 1299-1302, 20060301
  407. CAMによる高速パターンマッチング機能を有する超並列SIMDプロセッサ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般), 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 316号, pp. 39-44, 20061019
  408. 差動増幅器を用いた全並列型アナログ・デジタル混載連想メモリ(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI), 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 551号, pp. 31-36, 20070301
  409. 90-nm CMOS技術による多段階読出し方式を用いた128-Kbit,16ポートSRAMの設計(メモリ,VLSI回路,デバイス技術(高速,低電圧,低消費電力)), 電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス, 107巻, 194号, pp. 149-154, 20070816
  410. CAMを有する超並列SIMD型演算プロセッサによる効果的なAES暗号化処理(超並列SIMDプロセッサ,先端的コンピュータシステム技術及び一般), 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 107巻, 276号, pp. 25-30, 20071018
  411. C-12-10 学習機能を実現する連想メモリのLSI設計(C-12.集積回路B(ディジタル),一般講演), 電子情報通信学会総合大会講演論文集, 2007巻, 2号, 20070307
  412. C-12-11 2次元ブロックスキャンを用いた画像分割LSIの性能評価(C-12.集積回路B(ディジタル),一般講演), 電子情報通信学会総合大会講演論文集, 2007巻, 2号, 20070307
  413. 超並列メモリエンベディッドSIMD型プロセッサアーキテクチャ, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 109巻, 199号, pp. 59-64, 20090917
  414. リングオシレータを用いた製造ばらつきの解析, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 109巻, 199号, pp. 71-76, 20090917
  415. 画像特徴を考慮したパラメータ自動調整による画像分割アルゴリズム改善, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 109巻, 199号, pp. 77-82, 20090917
  416. 連想メモリベース自動学習LSIアーキテクチャと手書き文字認識への適用, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 109巻, 199号, pp. 91-96, 20090917
  417. 3値多ポート連想メモリの開発とその応用例, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 109巻, 199号, pp. 97-102, 20090917
  418. Realization of K-Nearest-Matches Search Capability in Fully-Parallel Associative Memories(VLSI Design Technology and CAD), IEICE transactions on fundamentals of electronics, communications and computer sciences, 90巻, 6号, pp. 1240-1243, 20070601
  419. Real-Time Huffman Encoder with Pipelined CAM-Based Data Path and Code-Word-Table Optimizer(Image Processing and Video Processing), IEICE transactions on information and systems, 90巻, 1号, pp. 334-345, 20070101
  420. Scalable FPGA/ASIC Implementation Architecture for Parallel Table-Lookup-Coding Using Multi-Ported Content Addressable Memory(Image Processing and Video Processing), IEICE transactions on information and systems, 90巻, 1号, pp. 346-354, 20070101
  421. 4-Port Unified Data/Instruction Cache Design with Distributed Crossbar and Interleaved Cache-Line Words(Integrated Electronics), IEICE transactions on electronics, 90巻, 11号, pp. 2157-2160, 20071101
  422. 超並列SIMD型プロセッサMX-1のための改良顔検出手法(若手研究会), 電子情報通信学会技術研究報告. ICD, 集積回路, 109巻, 336号, pp. 83-88, 20091207
  423. 連想メモリベース適応学習LSIの応用とその評価(若手研究会), 電子情報通信学会技術研究報告. ICD, 集積回路, 109巻, 336号, pp. 89-94, 20091207
  424. パスエンコーディング手法を用いた周波数マッピング連想メモリの高速化(物理設計,システム設計及び一般), 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 111巻, 40号, pp. 13-18, 20110511
  425. SIMD型マトリックスプロセッサを用いたHaar特徴ベースオブジェクト検出(ハードウェア,クラウド、ネットワーク及び一般), 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 112巻, 237号, pp. 7-12, 20121005
  426. 大腸NBI拡大内視鏡画像診断支援のためのリアルタイム特徴量抽出アーキテクチャ(プロセッサ及びアクセラレーション,クラウド,ネットワーク及び一般), 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 113巻, 282号, pp. 25-30, 20131101
  427. 局所特徴量を用いたリアルタイム速度標識認識アーキテクチャ(プロセッサ及びアクセラレーション,クラウド,ネットワーク及び一般), 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 113巻, 282号, pp. 43-48, 20131101
  428. Mixed Digital–Analog Associative Memory Enabling Fully-Parallel Nearest Euclidean Distance Search, Jpn J Appl Phys, 46巻, 4号, pp. 2231-2237, 20070430
  429. Analysis of Within-Die Complementary Metal--Oxide--Semiconductor Process Variation with Reconfigurable Ring Oscillator Arrays Using HiSIM, Jpn J Appl Phys, 50巻, 4号, pp. 04DE05-04DE05-6, 20110425
  430. バンク型マルチポートメモリを用いたスイッチアーキテクチャ, 情報処理学会研究報告計算機アーキテクチャ(ARC), 2004巻, 12号, pp. 37-42, 20040202
  431. 非数値演算を効率良く実行する統合型トレースキャッシュの評価, 情報処理学会研究報告計算機アーキテクチャ(ARC), 2003巻, 119号, pp. 39-44, 20031127
  432. 非線形計画法に基づく並列タイミングドリブンスタンダードセル配置手法, 情報処理学会研究報告計算機アーキテクチャ(ARC), 1995巻, 119号, pp. 163-168, 19951214
  433. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価, 情報処理学会研究報告システムLSI設計技術(SLDM), 2003巻, 120号, pp. 271-276, 20031127
  434. ULSI多層配線に対するバッファ挿入と配線幅を考慮したタイミングドリブン階層概略配線手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 1999巻, 12号, pp. 105-112, 19990204
  435. グラフを2分割するハードウェアアルゴリズム, 情報処理学会研究報告システムLSI設計技術(SLDM), 1994巻, 15号, pp. 17-24, 19940204
  436. ブロック間の相対位置制約の操作に基づくビルディングブロックフロアプラン設計手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 1992巻, 83号, pp. 33-40, 19921022
  437. パスエンコーディング手法を用いた周波数マッピング連想メモリの高速化, 研究報告システムLSI設計技術(SLDM), 2011巻, 3号, pp. 1-6, 20110511
  438. 特別招待講演 Memory-based Information Processing Systems, 映像情報メディア学会技術報告, 30巻, 65号, pp. 131-136, 200612
  439. High Speed Frequency-Mapping-Based Associative Memory Using Compact Multi-Bit Encoders and a Path-Selecting Scheme, Jpn J Appl Phys, 51巻, 4号, pp. 04DE05-04DE05-6, 20120425
  440. 大腸NBI拡大内視鏡画像診断支援のためのVisual Word特徴量変換アーキテクチャ (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 329号, pp. 33-38, 20141126
  441. 大腸内視鏡診断支援のためのSupport Vector Machineを用いたタイプ識別ハードウェアの設計 (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 329号, pp. 39-44, 20141126
  442. 大腸内視鏡画像診断支援のためのBag-of-Featuresに基づく特徴量変換の高速化に対する考察 (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 302号, pp. 7-12, 20141113
  443. 運転者支援のためのリアルタイム道路標識検出処理のFPGA実装 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 27-32, 20141126
  444. マルチバンク構造による小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 476号, pp. 175-180, 20021121
  445. Integration Architecture of Content Addressable Memory and Massive-Parallel Memory-Embedded SIMD Matrix for Versatile Multimedia Processor, IEICE transactions on electronics, 91巻, 9号, pp. 1409-1418, 20080901
  446. 大腸NBI拡大内視鏡画像診断支援システムにおけるタイプ識別部のハードウェア設計, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 112巻, 237号, pp. 19-24, 20121005
  447. 階層型多バンクメモリを用いた多ポートキャッシュの設計, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 476号, pp. 169-174, 20021121
  448. 階層型多バンクメモリを用いた多ポートキャッシュの設計, 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 477号, pp. 169-174, 20021121
  449. マルチバンク構造による小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 477号, pp. 175-180, 20021121
  450. 全並列型最小マンハッタン距離検索連想メモリ, 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 477号, pp. 181-186, 20021121
  451. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-), 電子情報通信学会技術研究報告. ICD, 集積回路, 103巻, 478号, pp. 241-246, 20031121
  452. 差動増幅器を用いた全並列型アナログ・デジタル混載連想メモリ(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI), 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 106巻, 548号, pp. 31-36, 20070301
  453. 超並列メモリエンベディッドSIMD型プロセッサアーキテクチャ, 電子情報通信学会技術研究報告. NLP, 非線形問題, 109巻, 200号, pp. 59-64, 20090917
  454. リングオシレータを用いた製造ばらつきの解析, 電子情報通信学会技術研究報告. NLP, 非線形問題, 109巻, 200号, pp. 71-76, 20090917
  455. 画像特徴を考慮したパラメータ自動調整による画像分割アルゴリズム改善, 電子情報通信学会技術研究報告. NLP, 非線形問題, 109巻, 200号, pp. 77-82, 20090917
  456. 3値多ポート連想メモリの開発とその応用例, 電子情報通信学会技術研究報告. NLP, 非線形問題, 109巻, 200号, pp. 97-102, 20090917
  457. 大腸NBI拡大内視鏡画像診断支援システムにおける特徴量抽出部のハードウェア設計(ハードウェア,クラウド、ネットワーク及び一般), 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 112巻, 237号, pp. 13-18, 20121005
  458. A 2-stage-pipelined 16 port SRAM with 590Gbps random access bandwidth and large noise margin, IEICE Electronics Express, 4巻, 2号, pp. 21-25, 2007
  459. 大腸NBI拡大内視鏡画像診断支援のためのVisual Word特徴量変換アーキテクチャ (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 33-38, 20141126
  460. 大腸内視鏡診断支援のためのSupport Vector Machineを用いたタイプ識別ハードウェアの設計 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 39-44, 20141126
  461. Software-Based Parallel Cryptographic Solution with Massive-Parallel Memory-Embedded SIMD Matrix Architecture for Data-Storage Systems, IEICE transactions on information and systems, 94巻, 9号, pp. 1742-1754, 20110901
  462. 連想メモリベース自動学習LSIアーキテクチャと手書き文字認識への適用, 電子情報通信学会技術研究報告. NLP, 非線形問題, 109巻, 200号, pp. 91-96, 20090917
  463. 大腸NBI拡大内視鏡画像診断支援システムにおけるタイプ識別部のハードウェア設計, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 112巻, 237号, pp. 19-24, 20121005
  464. 事後確率平滑化のためのディリクレ分布パーティクルフィルタ : 大腸NBI内視鏡映像への応用 (医用画像), 電子情報通信学会技術研究報告 : 信学技報, 112巻, 411号, pp. 201-206, 20130124
  465. Self-trainingによるラベルなし領域を用いた認識手法の評価と拡張(ポスターセッション,大規模データベースとパターン認識), 電子情報通信学会技術研究報告. PRMU, パターン認識・メディア理解, 112巻, 441号, pp. 103-104, 20130214
  466. NBI拡大所見分類に基づいた認識システムにおける学習時間削減手法の提案 (医用画像), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 113巻, 410号, pp. 259-263, 20140126
  467. 大腸NBI内視鏡画像の領域分割 (医用画像), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 113巻, 281号, pp. 39-43, 20131107
  468. 大腸NBI拡大内視鏡画像診断支援のためのリアルタイムタイプ識別アーキテクチャ (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 113巻, 282号, pp. 31-36, 20131108
  469. Pipeline Scanning Architecture for Traffic Sign Detection with Computation Reduction (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 113巻, 282号, pp. 37-42, 20131108
  470. 招待講演 大腸NBI拡大内視鏡画像のリアルタイム診断支援のためのアーキテクチャの開発 (リコンフィギャラブルシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 223号, pp. 1-6, 20140918
  471. 運転者支援のためのリアルタイム道路標識検出処理のFPGA実装 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 27-32, 20141126
  472. 大腸NBI拡大内視鏡画像診断支援のためのVisual Word特徴量変換アーキテクチャ (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 33-38, 20141126
  473. 大腸内視鏡診断支援のためのSupport Vector Machineを用いたタイプ識別ハードウェアの設計 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 39-44, 20141126
  474. 運転者支援のためのリアルタイム道路標識検出処理のFPGA実装 (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 329号, pp. 27-32, 20141126
  475. 大腸NBI拡大内視鏡画像診断支援のためのVisual Word特徴量変換アーキテクチャ (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 329号, pp. 33-38, 20141126
  476. 大腸内視鏡診断支援のためのSupport Vector Machineを用いたタイプ識別ハードウェアの設計 (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 329号, pp. 39-44, 20141126
  477. 標識の歪みや見え方にロバストなハードウェア向け速度標識検出アルゴリズム (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 302号, pp. 1-6, 20141113
  478. 大腸内視鏡画像診断支援のためのBag-of-Featuresに基づく特徴量変換の高速化に対する考察 (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 302号, pp. 7-12, 20141113
  479. 大腸内視鏡診断支援のためのSupport Vector Machineを用いた階層的タイプ領域分割アルゴリズム (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 302号, pp. 13-18, 20141113
  480. 環境変動に対する植物の頑健性解明のための局所的施肥システムの開発, マイクロナノ工学シンポ, 2017巻, 0号, pp. PN-109, 2017
  481. 画像解析による高温が水稲の生育及び外観品質に及ぼす影響の評価, 日作紀別号, 246巻, 0号, 2018
  482. Experimental Analysis of Within-Die Process Variation in 65 and 180 nm Complementary Metal--Oxide--Semiconductor Technology Including Its Distance Dependences, Jpn J Appl Phys, 51巻, 4号, pp. 04DE03-04DE03-8, 20120425
  483. バンク型多ポートメモリによる並列プロセッサ用キャッシュメモリの設計(新メモリ技術, メモリ応用技術, 一般), 電子情報通信学会技術研究報告. ICD, 集積回路, 105巻, 2号, pp. 25-30, 20050408
  484. Embedded Low-Power Dynamic TCAM Architecture with Transparently Scheduled Refresh(Memory, Low-Power LSI and Low-Power IP), IEICE transactions on electronics, 88巻, 4号, pp. 622-629, 20050401
  485. マルチプルCAMマッチとアダプティブテーブル最適化を利用するリアルタイムハフマン符号化アーキテクチャ, 映像情報メディア学会技術報告, 30巻, 65号, pp. 125-130, 20061214
  486. メモリベース情報処理システム, 映像情報メディア学会技術報告, 30巻, 65号, pp. 131-136, 20061214
  487. 配線長を考慮したクラスタリングに基づくスタンダードセル階層配置手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 2003巻, 120号, pp. 199-204, 20031127
  488. 非数値演算を効率良く実行する統合型トレースキャッシュの評価, 情報処理学会研究報告計算機アーキテクチャ(ARC), 2003巻, 119号, pp. 39-44, 20031127
  489. オンチップマルチプロセッサ用共有キャッシュの実現方式の検討とその性能面積評価, 電子情報通信学会論文誌. D-I, 情報・システム, I-情報処理 = The transactions of the Institute of Electronics, Information and Communication Engineers. D-I, 87巻, 3号, pp. 350-363, 20040301
  490. 配線長を考慮したクラスタリングに基づくスタンダードセル階層配置手法 (デザインガイア2003--VLSI設計の新しい大地を考える研究会), 電子情報通信学会技術研究報告, 103巻, 480号, pp. 169-174, 20031128
  491. スーパスカラ向けマルチバンクレジスタファイルの詳細設計, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 104巻, 241号, pp. 1-6, 20040725
  492. A CAM-Based Signature-Matching Co-processor with Application-Driven Power-Reduction Features(Integrated Electronics), IEICE transactions on electronics, 88巻, 6号, pp. 1332-1342, 20050601
  493. Efficient Video-Picture Segmentation Algorithm for Cell-Network-Based Digital CMOS Implementation, IEICE transactions on information and systems, 87巻, 2号, pp. 500-503, 20040201
  494. C-12-10 セルネットワークベース画像分割LSIの低消費電力化設計(C-12.集積回路B(ディジタル)), 電子情報通信学会総合大会講演論文集, 2004巻, 2号, 20040308
  495. 配線長を考慮したクラスタリングに基づくスタンダードセル階層配置手法, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 103巻, 476号, pp. 169-174, 20031128
  496. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 103巻, 476号, pp. 241-246, 20031128
  497. メモリジェネレータを用いたバンク型マルチポートメモリの速度・面積評価, 電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス, 104巻, 248号, pp. 25-30, 20040812
  498. 閉そく網を用いたオンチップバンク型多ポートメモリの検討と回路規模評価, 電子情報通信学会論文誌. A, 基礎・境界, 88巻, 4号, pp. 498-510, 20050401
  499. パイプラインド階層検索とシフト冗長技術を用いた4.5MbダイナミックTCAMの開発, 電子情報通信学会技術研究報告. ICD, 集積回路, 104巻, 24号, pp. 7-12, 20040416
  500. 高並列プロセッサのためのバンク構成レジスタファイル, 電子情報通信学会技術研究報告. ICD, 集積回路, 104巻, 521号, pp. 13-18, 20041216
  501. 統合型トレースキャッシュにおける分岐予測器のシミュレーション評価, 情報処理学会研究報告計算機アーキテクチャ(ARC), 2005巻, 120号, pp. 75-80, 20051130
  502. 実時間処理のためのオブジェクトベースイメージスキャン画像分割LSI, 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 425号, pp. 73-78, 20061207
  503. メモリベース情報処理システム, 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 425号, pp. 131-136, 20061207
  504. 90-nm CMOS技術による多段階読出し方式を用いた128-Kbit, 16ポートSRAMの設計, 電子情報通信学会技術研究報告. ICD, 集積回路, 107巻, 195号, pp. 149-154, 20070816
  505. CAMを有する超並列SIMD型演算プロセッサによる効果的なマルチメディアデータ処理について, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 107巻, 276号, pp. 19-24, 20071018
  506. C-12-9 超並列SIMDプロセッサによる暗号化(AES)処理の一手法(C-12.集積回路B(ディジタル),一般講演), 電子情報通信学会総合大会講演論文集, 2007巻, 2号, 20070307
  507. C-12-20 スキャン方式画像分割アーキテクチャの効率的な実装(C-12. 集積回路ABC(ロジック・センサ),一般セッション), 電子情報通信学会総合大会講演論文集, 2008巻, 2号, 20080305
  508. C-12-27 微細CMOS技術におけるSRAMセルの安定性評価(C-12. 集積回路ACD(メモリ・電源・ばらつき),一般セッション), 電子情報通信学会総合大会講演論文集, 2008巻, 2号, 20080305
  509. 超並列SIMD型演算プロセッサMX-1への暗号化処理の実装, 電子情報通信学会エレクトロニクスソサイエティ大会講演論文集, 2008, 12巻, 2008
  510. 超並列SIMD型演算プロセッサMX-1を用いた並列顔検出処理手法 (2), 電子情報通信学会エレクトロニクスソサイエティ大会講演論文集, 2008, 12巻, 2008
  511. 超並列SIMD型演算プロセッサMX-1を用いた並列顔検出処理手法 (1), 電子情報通信学会エレクトロニクスソサイエティ大会講演論文集, 2008, 12巻, 2008
  512. K出力可能な閉そく網と非閉そく網を階層的に用いたバンク型マルチポートメモリの構成と評価, 電子情報通信学会論文誌. A, 基礎・境界, 89巻, 10号, pp. 774-789, 20061001
  513. Acceleration of DCT Processing with Massive-Parallel Memory-Embedded SIMD Matrix Processor, IEICE transactions on information and systems, 90巻, 8号, pp. 1312-1315, 20070801
  514. Low-Power Silicon-Area-Efficient Image Segmentation Based on a Pixel-Block Scanning Architecture, Jpn J Appl Phys, 48巻, 4号, pp. 04C078-04C078-4, 20090425
  515. A computer system to be used with laser-based endoscopy for quantitative diagnosis of early gastric cancer., Journal of clinical gastroenterology, 49巻, 2号, 2015
  516. Corrigendum to "Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition" [Artif. Intell. Med. 68 (March 2016) 1-16]., Artificial intelligence in medicine, 72巻, 2016
  517. 配線長を考慮したクラスタリングに基づくスタンダードセル階層配置手法, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report, 103巻, 480号, pp. 169-174, 20031121
  518. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report, 103巻, 480号, pp. 241-246, 20031121
  519. ATMネットワークにおける複数のQoSクラスを考慮したVPトポロジ設計と帯域幅割当て手法, 電気学会研究会資料. CMN, 通信研究会, 1997巻, 1号, pp. 161-168, 19970221
  520. バッファ挿入を考慮した概略配線とフロアプランを同時に求めるフロアプランニング手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 2000巻, 111号, pp. 29-34, 20001129
  521. 適応的遺伝的アルゴリズムとシーケンスペアに基づくフロアプランニング手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 1999巻, 101号, pp. 119-126, 19991126
  522. ULSIフロアプランニングにおける階層的バッファブロックプランニング手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 2001巻, 117号, pp. 51-56, 20011128
  523. クラスタリングと新しい配置モデルに基づくタイミングドリブンスタンダードセル配置手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 2001巻, 117号, pp. 57-62, 20011128
  524. 遺伝的アルゴリズムの高速実行に適した命令セットを持つ専用RISCプロセッサDLX-GA, 情報処理学会論文誌, 44巻, 2号, pp. 340-343, 20030215
  525. スタンダードセルレイアウト設計におけるセル配置改良をともなうタイミングドリブン端子割当てアルゴリズム, 情報処理学会論文誌, 40巻, 4号, pp. 1606-1617, 19990415
  526. 交差手法の適応的選択機能を組み込んだ遺伝的アルゴリズムのLSIチップによる実現, 情報処理学会論文誌, 41巻, 6号, pp. 1766-1776, 20000615
  527. 適応的遺伝的アルゴリズムに基づくVLSIフロアプランニングの一手法, 情報処理学会論文誌, 43巻, 5号, pp. 1361-1371, 20020515
  528. キャッシュの有効利用率を上昇させる命令キャッシュ,トレースキャッシュ統合型キャッシュの提案, 情報処理学会研究報告計算機アーキテクチャ(ARC), 2003巻, 27号, pp. 79-84, 20030310
  529. 遺伝的アルゴリズムの高速実行に適した命令セットを持つRISCプロセッサDLX - GA, 情報処理学会研究報告計算機アーキテクチャ(ARC), 2001巻, 10号, pp. 65-70, 20010126
  530. マルチバンク構成レジスタファイルを用いたスーパスカラプロセッサの構成方式に関する検討, 情報処理学会研究報告計算機アーキテクチャ(ARC), 2002巻, 112号, pp. 41-46, 20021127
  531. ビア数最小化とクロストークを陽に考慮したMCM配線手法, 情報処理学会研究報告計算機アーキテクチャ(ARC), 1993巻, 111号, pp. 31-38, 19931216
  532. BDDサイズを考慮した回路分割に基づく形式的論理検証手法, 情報処理学会研究報告計算機アーキテクチャ(ARC), 1993巻, 111号, pp. 47-54, 19931216
  533. 複数チャネルの配線を考慮したセルモデルに対する3層セル上チャネル配線手法, 情報処理学会研究報告計算機アーキテクチャ(ARC), 1995巻, 6号, pp. 121-128, 19950119
  534. MCM設計のためのパフォーマンスと物理的制約を考慮した回路分割手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 1995巻, 6号, pp. 129-136, 19950119
  535. 非線形計画法に基づく並列タイミングドリブンスタンダードセル配置手法, 情報処理学会研究報告計算機アーキテクチャ(ARC), 1995巻, 119号, pp. 163-168, 19951214
  536. 層割当てに基づくタイミングとクロストークを考慮したMCM配線手法, 情報処理学会研究報告. 設計自動化研究会報告, 97巻, 17号, pp. 65-72, 19970214
  537. 信号経路に対するタイミング制約を考慮した回路分割手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 1998巻, 10号, pp. 25-32, 19980130
  538. タイミング制約を伴う概略配線問題に対するバッファ挿入と配線幅の選択を許したスタイナ木構成手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 1998巻, 10号, pp. 33-40, 19980130
  539. グラフを2分割するハ-ドウェアアルゴリズム, 情処学設計自動化研報, 70巻, pp. 17-24, 1994
  540. ハイパーグラフ分割のための動的クラスタリングに基づくヒューリスティックアルゴリズム, 情報処理学会研究報告システムLSI設計技術(SLDM), 1994巻, 93号, pp. 7-12, 19941027
  541. タイミング制約を考慮したスタンダードセル概略配線手法, 情報処理学会研究報告システムLSI設計技術(SLDM), 1994巻, 93号, pp. 31-36, 19941027
  542. スタンダードセルレイアウト設計における最適ピン割当て, 情報処理学会研究報告. 設計自動化研究会報告, 96巻, 16号, pp. 37-42, 19960209
  543. 大規模回路の最小コスト分割のための分散遺伝的アルゴリズム, 情報処理学会研究報告システムLSI設計技術(SLDM), 1995巻, 72号, pp. 9-16, 19950720
  544. ULSI多層配線に対するバッファ挿入と配線幅を考慮したタイミングドリブン階層概略配線手法, 情報処理学会研究報告. 設計自動化研究会報告, 99巻, 12号, pp. 105-112, 19990204
  545. 遺伝的アルゴリズムに対するメタヒューリスティクスに基づく パラメータ値設定手法, 情報処理学会研究報告数理モデル化と問題解決(MPS), 1997巻, 11号, pp. 17-24, 19970124
  546. 個体の優劣度に基づいて適応的にパラメータを調整する 遺伝的アルゴリズム, 情報処理学会研究報告数理モデル化と問題解決(MPS), 1998巻, 6号, pp. 25-30, 19980123
  547. 全並列型最小マンハッタン距離検索連想メモリ, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング, 102巻, 479号, pp. 181-186, 20021121
  548. 相補型プレーナキャパシタを用いた130nm CMOS ダイナミック型 Ternary CAM, 電子情報通信学会技術研究報告. IE, 画像工学, 103巻, 384号, pp. 77-82, 20031017
  549. セルネットワークに基づくカラー・グレースケール画像分割アーキテクチャ, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 102巻, 162号, pp. 49-54, 20020621
  550. バンク構造を用いた高並列プロセッサ向き小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 102巻, 163号, pp. 31-36, 20020622
  551. バンク型マルチポートメモリにおける階層構造とクロスバ構造の比較, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 102巻, 163号, pp. 37-42, 20020622
  552. 適応的交差選択手法を組み込んだ遺伝的アルゴリズムのLSIチップによる実現とその評価, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 97巻, 524号, pp. 51-58, 19980130
  553. バッファ挿入を考慮した概略配線とフロアプランを同時に求めるフロアプランニング手法, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 100巻, 476号, pp. 29-34, 20001123
  554. 遺伝的アルゴリズムにおける個体のエリート度に基づく遺伝オペレータとGAパラメータの適応的調整, 電子情報通信学会論文誌. D-1, 情報・システム 1-情報処理, 82巻, 9号, pp. 1135-1143, 19990925
  555. 任意時刻の複数プロセス故障を考慮したコータリに基づく分散相互排除アルゴリズム, 電子情報通信学会論文誌. D-1, 情報・システム 1-情報処理, 83巻, 8号, pp. 823-833, 20000825
  556. 任意時刻のプロセスの故障と復帰を考慮した分散相互排除アルゴリズム, 電子情報通信学会技術研究報告. COMP, コンピュテーション, 96巻, 398号, pp. 41-50, 19961206
  557. 動的ネットワークにおける経路更新問題を解く分散アルゴリズム, 電子情報通信学会技術研究報告. COMP, コンピュテーション, 93巻, 358号, pp. 11-20, 19931126
  558. ULSI多層配線に対するバッファ挿入と配線幅を考慮したタイミングドリブン階層概略配線手法, 電子情報通信学会技術研究報告. FTS, フォールトトレラントシステム, 98巻, 585号, pp. 63-70, 19990205
  559. ハイパーグラフ分割のための動的クラスタリングに基づくヒューリスティックアルゴリズム, 電子情報通信学会技術研究報告. FTS, フォールトトレラントシステム, 94巻, 313号, pp. 7-12, 19941027
  560. タイミング制約を考慮したスタンダードセル概略配線手法, 電子情報通信学会技術研究報告. FTS, フォールトトレラントシステム, 94巻, 313号, pp. 31-36, 19941027
  561. ソフトウェア開発環境を備えた研究用プロセッサIP, 電子情報通信学会技術研究報告, 101巻, 476号, pp. 121-126, 20011129
  562. ATMネットワークにおける複数のQoSクラスを考慮したVPトポロジ設計と帯域幅割当て手法, 電子情報通信学会技術研究報告. IN, 情報ネットワーク, 96巻, 543号, pp. 161-168, 19970221
  563. パフォーマンスを考慮したアナログLSIモジュールジェネレータ, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 93巻, 432号, pp. 45-52, 19940121
  564. A Graph Bisection Algorithm Based on Subgraph Migration (Special Section on VLSI Design and CAD Algorithms), IEICE transactions on fundamentals of electronics, communications and computer sciences, 77巻, 12号, pp. 2039-2044, 19941225
  565. A Floorplanning Method with Topological Constraint Manipulation in VLSI Building Block Layout (Special Section on VLSI Design and CAD Algorithms), IEICE transactions on fundamentals of electronics, communications and computer sciences, 77巻, 12号, pp. 2053-2057, 19941225
  566. A Performance-Driven Floorplanning Method with Interconnect Performance Estimation, IEICE transactions on fundamentals of electronics, communications and computer sciences, 85巻, 12号, pp. 2775-2784, 20021201
  567. An Optimal Channel Pin Assignment Algorithm for Hierarchical Building-Block Layout Design (Special Section on VLSI Design and CAD Algorithms), IEICE transactions on fundamentals of electronics, communications and computer sciences, 76巻, 10号, pp. 1636-1644, 19931025
  568. A Timing-Driven Global Routing Algorithm with Pin Assignment, Block Reshaping, and Positioning for Building Block Layout, IEICE transactions on fundamentals of electronics, communications and computer sciences, 81巻, 12号, pp. 2476-2484, 19981201
  569. 適応的遺伝的アルゴリズムとシーケンスペアに基づくフロアプランニング手法, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 99巻, 481号, pp. 81-88, 19991127
  570. システムオンシリコン時代を支えるCAD技術, 電子情報通信学会誌, 81巻, 9号, pp. 903-907, 199809
  571. PA-2-8 VLSIチップ設計とCADツール, 電子情報通信学会総合大会講演論文集, 1999巻, 19990308
  572. LSI化向け小面積多バンクメモリに関する考察, 電子情報通信学会技術研究報告. DSP, ディジタル信号処理, 102巻, 167号, pp. 125-130, 20020620
  573. セルネットワークに基づくカラー・グレースケール画像分割アーキテクチャ, 電子情報通信学会技術研究報告. DSP, ディジタル信号処理, 102巻, 168号, pp. 49-54, 20020621
  574. バンク構造を用いた高並列プロセッサ向き小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. DSP, ディジタル信号処理, 102巻, 169号, pp. 31-36, 20020622
  575. バンク型マルチポートメモリにおける階層構造とクロスバ構造の比較, 電子情報通信学会技術研究報告. DSP, ディジタル信号処理, 102巻, 169号, pp. 37-42, 20020622
  576. 相補型プレーナキャパシタを用いた130nm CMOS ダイナミック型 Ternary CAM, 電子情報通信学会技術研究報告. DSP, ディジタル信号処理, 103巻, 380号, pp. 77-82, 20031017
  577. LSI化向け小面積多バンクメモリに関する考察, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 164号, pp. 125-130, 20020620
  578. セルネットワークに基づくカラー・グレースケール画像分割アーキテクチャ, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 165号, pp. 49-54, 20020621
  579. バンク構造を用いた高並列プロセッサ向き小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 166号, pp. 31-36, 20020622
  580. マルチバンク構成レジスタファイルを用いたプロセッサにおけるレジスタアクセス・スケジューリング機構の構成と評価, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 684号, pp. 49-54, 20030228
  581. 多段結合網を用いた小面積な多バンクメモリの性能評価, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 684号, pp. 55-60, 20030228
  582. 各信号経路においてカットされるネット数に制約を持つ大規模回路分割手法, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 96巻, 555号, pp. 49-56, 19970306
  583. ビア数最小化とクロストークを陽に考慮したMCM配線手法, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 93巻, 391号, pp. 31-38, 19931216
  584. BDDサイズを考慮した回路分割に基づく形式的論理検証手法, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 93巻, 391号, pp. 47-54, 19931216
  585. 非線形計画法に基づく並列タイミングドリブンスタンダードセル配置手法, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 95巻, 421号, pp. 73-78, 19951215
  586. ソフトウェア開発環境を備えた研究用プロセッサIP, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 101巻, 467号, pp. 121-126, 20011122
  587. VLSIによる実現に適したグラフ2分割並列アルゴリズム, 電子情報通信学会論文誌. A, 基礎・境界, 78巻, 6号, pp. 692-701, 19950625
  588. セル上配線ネットの選択を同時に行うスタンダードセル方式概略配線アルゴリズム, 電子情報通信学会論文誌. A, 基礎・境界, 77巻, 12号, pp. 1708-1718, 19941201
  589. 遺伝的アルゴリズムにおける交差手法の適応的選択の一手法, 電子情報通信学会論文誌. D-1, 情報・システム 1-コンピュータ, 81巻, 7号, pp. 900-909, 199807
  590. マルチバンク構成レジスタファイルを用いたプロセッサにおけるレジスタアクセス・スケジューリング機構の構成と評価, 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 686号, pp. 49-54, 20030228
  591. 相補型プレーナキャパシタを用いた130nm CMOS ダイナミック型 Ternary CAM, 電子情報通信学会技術研究報告. ICD, 集積回路, 103巻, 382号, pp. 77-82, 20031017
  592. 各信号経路においてカットされるネット数に制約を持つ大規模回路分割手法, 電子情報通信学会技術研究報告. ICD, 集積回路, 96巻, 557号, pp. 49-56, 19970306
  593. 最小ハミング距離検索機能を有する全並列型アーキテクチャによる小面積・高速連想メモリの開発, 電子情報通信学会技術研究報告. ICD, 集積回路, 101巻, 1号, pp. 27-34, 20010405
  594. ソフトウェア開発環境を備えた研究用プロセッサIP, 電子情報通信学会技術研究報告. ICD, 集積回路, 101巻, 470号, pp. 121-126, 20011122
  595. 複数プロセス故障を許した耐故障分散相互排除アルゴリズム(計算モデルと計算の複雑さに関する研究), 数理解析研究所講究録, 950巻, pp. 101-105, 199605
  596. An Iterative Improvement Circuit Partitioning Algorithm under Path Delay Constraints, IEICE transactions on fundamentals of electronics, communications and computer sciences, 83巻, 12号, pp. 2569-2576, 20001201
  597. A Reliability-Enhanced TCAM Architecture with Associated Embedded DRAM and ECC, IEICE transactions on electronics, 89巻, 11号, pp. 1612-1619, 20061101
  598. CAMによる高速パターンマッチング機能を有する超並列SIMDプロセッサ, 情報処理学会研究報告システムLSI設計技術(SLDM), 2006巻, 111号, pp. 39-44, 20061026
  599. CAMによる高速パターンマッチング機能を有する超並列SIMDプロセッサ, 電子情報通信学会技術研究報告. SIP, 信号処理, 106巻, 314号, pp. 39-44, 20061019
  600. CAMによる高速パターンマッチング機能を有する超並列SIMDプロセッサ, 電子情報通信学会技術研究報告. IE, 画像工学, 106巻, 318号, pp. 39-44, 20061019
  601. マルチプルCAMマッチとアダプティブテーブル最適化を利用するリアルタイムハフマン符号化アーキテクチャ, 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 425号, pp. 125-130, 20061207

著書等出版物

  1. 1999年12月, 半導体大辞典 , 工業調査会, 1999年, 12, 共編著, 小出 哲士
  2. 1998年09月, 電子情報通信学会学会誌 , 電子情報通信学会, 1998年, 09, 共著, 小出 哲士

招待講演、口頭・ポスター発表等

  1. “学習機能を有するリアルタイム対象物認識プラットフォーム, 小出哲士, 小出哲士,玉木徹,吉田成人,三重野寛,田中信治, YMFGゾーンプランニング「広域技術マッチングフェア」, 2017年03月22日, 招待, 日本語
  2. 機械学習と転移学習の機能を有するリアルタイム画像認識システムの開発~内視鏡診断支援システムへの応用~, 小出哲士,玉木徹,吉田成人,三重野寛,田中信治, 小出哲士,玉木徹,吉田成人,三重野寛,田中信治, 第8回産業用ロボット活用高度化研究会, 2016年12月12日, 招待, 日本語
  3. An FPGA Implementation of SVM for Type Identification with Colorectal Endoscopic Images, T. Okamoto, T. Koide, A. T. Hoang, T. Shimizu, K. Sugi, H. Sakurai, T. Tamaki, T. Hirakawa, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, T. Okamoto, T. Koide, A. T. Hoang, T. Shimizu, K. Sugi, H. Sakurai, T. Tamaki, T. Hirakawa, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, the 20th Workshop on Synthesis And System Integration of Mixed Information technologies, 2016年10月24日, 通常, 英語
  4. Prototype Speed Limit Sign Recognition System Implementation on Rapid Prototyping Platform, A. T. Hoang, T. Okamoto, T. Koide, A. T. Hoang, T. Okamoto, T. Koide, The 20th Workshop on Synthesis And System Integration of Mixed Information technologies, 2016年10月24日, 通常, 英語
  5. 大腸・胃がんの内視鏡診断をサポートする学習機能を有する診断支援システムの基盤技術開発, 小出哲士, 次世代医療システム産業化フォーラム2016, 2016年09月29日, 招待, 日本語
  6. 大腸・胃拡大内視鏡診断のための学習機能を有する診断支援(CAD)システム, 小出哲士, 小出哲士,玉木徹,吉田成人,三重野寛,田中信治, イノベーションジャパン2016, 2016年08月25日, 招待, 日本語
  7. A Hardware Accelerator for Bag-of Features based Visual Word Transformation in Computer Aided Diagnosis for Colorectal Endoscopic Images, T. Koide, T. Okamoto, T. Shimizu, K. Sugi, A. T. Hoang, T. Tamaki, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, T. Koide, T. Okamoto, T. Shimizu, K. Sugi, A. T. Hoang, T. Tamaki, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, The 31st International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2016), 2016年07月10日, 通常, 英語
  8. Compact and High-Speed Hardware Feature Extraction Accelerator for Dense Scale-Invariant Feature Transform, T. Koide, T. Okamoto, T. Shimizu, K. Sugi, A. T. Hoang, T. Tamaki, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, T. Koide, T. Okamoto, T. Shimizu, K. Sugi, A. T. Hoang, T. Tamaki, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, The 31st International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2016), 2016年07月10日, 通常, 英語
  9. 大腸・胃拡大内視鏡診断のための学習機能を有する診断支援(CAD)システム, 小出哲士, 小出哲士,玉木徹,吉田成人,三重野寛,田中信治, 第15回国際バイオテクノロジー展 BIO tech 2016,第13回アカデミックフォーラム, 2016年05月11日, 招待, 日本語
  10. 大腸内視鏡診断支援のための高速な特徴量抽出システム, 清水 達也, 小出 哲士, Anh-Tuan Hoang, 杉 幸樹, 岡本 拓巳, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 清水 達也, 小出 哲士, Anh-Tuan Hoang, 杉 幸樹, 岡本 拓巳, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 電子情報通信学会集積回路研究会, 2016年03月02日, 通常, 日本語, 電子情報通信学会集積回路研究会, 東広島市
  11. 大腸内視鏡画像診断支援のためのVisual Word特徴量変換システム, 杉 幸樹, 小出 哲士, 清水 達也, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 杉 幸樹, 小出 哲士, 清水 達也, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 電子情報通信学会集積回路研究会, 2016年03月02日, 通常, 日本語, 電子情報通信学会集積回路研究会, 東広島市
  12. Support Vector Machineを用いた大腸内視鏡画像診断支援タイプ識別システム, 岡本 拓巳, 小出 哲士, 清水 達也, 杉 幸樹, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 岡本 拓巳, 小出 哲士, 清水 達也, 杉 幸樹, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 電子情報通信学会集積回路研究会, 2016年03月02日, 通常, 日本語, 電子情報通信学会集積回路研究会, 東広島市
  13. 大腸内視鏡画像認識のための転移学習手法, 園山 昌司,平川 翼,玉木 徹,栗田 多喜夫,Bisser Raytchev,金田 和文,小出 哲士,吉田 成人,三重野 寛,田中 信治, 園山 昌司,平川 翼,玉木 徹,栗田 多喜夫,Bisser Raytchev,金田 和文,小出 哲士,吉田 成人,三重野 寛,田中 信治, 電子情報通信学会医用画像研究会, 2016年01月19日, 通常, 日本語, 電子情報通信学会医用画像研究会, 那覇市
  14. ロバストな診断支援システムを実現するボトムアップ特徴量構築アーキテクチャ, 杉幸樹, 小出 哲士, 清水 達也, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 杉幸樹, 小出 哲士, 清水 達也, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 電子情報通信学会リコンフィギュラブルシステム研究会, 2015年12月01日, 通常, 日本語, 電子情報通信学会リコンフィギュラブルシステム研究会, 長崎市
  15. リアルタイム消化管内視鏡診断支援に適した特徴量抽出アーキテクチャ, 清水 達也, 小出 哲士, 杉 幸樹, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 清水 達也, 小出 哲士, 杉 幸樹, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 電子情報通信学会リコンフィギュラブルシステム研究会, 2015年12月01日, 通常, 日本語, 電子情報通信学会リコンフィギュラブルシステム研究会, 長崎市
  16. 大腸内視鏡画像タイプ識別のためのSVM推定確率算出ハードウェア, 岡本 拓巳, 小出 哲士, 清水 達也, 杉 幸樹, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 岡本 拓巳, 小出 哲士, 清水 達也, 杉 幸樹, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 情報処理学会システムとLSIの設計技術(SLDM), 2015年12月01日, 通常, 日本語, 情報処理学会システムとLSIの設計技術(SLDM)
  17. 道路速度標識認識システムのRapid Prototyping Platform への実装, 佐藤 光, Anh-Tuan Hoang, 小出 哲士, 岡本 拓巳, 佐藤 光, Anh-Tuan Hoang, 小出 哲士, 岡本 拓巳, 情報通信学会システムとLSIの設計技術(SLDM), 2015年12月01日, 通常, 日本語, 情報通信学会システムとLSIの設計技術(SLDM), 長崎市
  18. 大腸内視鏡診断支援のための複数サイズの階層的検出ウィンドウを用いたタイプ識別ハードウェア, 岡本 拓巳,小出 哲士,清水 達也,杉 幸樹,Anh-Tuan Hoang,佐藤 光,玉木 徹,Bisser Raytchev,金田 和文,吉田 成人,三重野 寛,田中 信治, 岡本 拓巳,小出 哲士,清水 達也,杉 幸樹,Anh-Tuan Hoang,佐藤 光,玉木 徹,Bisser Raytchev,金田 和文,吉田 成人,三重野 寛,田中 信治, 2015年06月19日, 通常, 日本語, 電子情報通信学会リコンフィギュラブルシステム研究会, 京都大学
  19. Bag-of-Featuresに基づくVisual Word特徴量変換ハードウェアに関する考察, 杉 幸樹,小出 哲士,清水 達也,岡本 拓巳,Anh-Tuan Hoang,佐藤 光,玉木 徹,Bisser Raytchev,金田 和文,吉田 成人,三重野 寛,田中 信治, 杉 幸樹,小出 哲士,清水 達也,岡本 拓巳,Anh-Tuan Hoang,佐藤 光,玉木 徹,Bisser Raytchev,金田 和文,吉田 成人,三重野 寛,田中 信治, 電子情報通信学会リコンフィギュラブルシステム研究会, 2015年06月19日, 通常, 日本語, 電子情報通信学会リコンフィギュラブルシステム研究会, 京都大学
  20. 大腸内視鏡画像診断支援のためのリアルタイムD-SIFT特徴量抽出, [MK-DC-1] 清水 達也,小出 哲士,杉幸樹,岡本 拓巳,Anh-Tuan Hoang,玉木 徹,Bisser Raytchev,金田 正文,吉田 成人,三重野 寛,田中 信治, [MK-DC-1] 清水 達也,小出 哲士,杉幸樹,岡本 拓巳,Anh-Tuan Hoang,玉木 徹,Bisser Raytchev,金田 正文,吉田 成人,三重野 寛,田中 信治, 第1回電子デバイス・回路・照明・システム関連教育・研究ワークショップ, 2015年05月23日, 通常, 日本語, 第1回電子デバイス・回路・照明・システム関連教育・研究ワークショップ実行委員会, 広島市
  21. レイアウト設計と組合せ最適化, 小出 哲士, VDEC LSIデザイナーズフォーラム, 2000年09月, 招待, 日本語

受賞

  1. 2017年08月31日, DAシンポジウム2017優秀ポスター発表賞, 一般社団法人情報処理学会システムとLSIの設計技術研究会主査/DAシンポジウム実行委員会委員長
  2. 2016年05月17日, LSIとシステムのワークショップ 優秀ポスター賞(学生部門), 電子情報通信学会・集積回路研究専門委員会委員長
  3. 2016年09月14日, "第173回システムとLSIの設計技術研究発表会 優秀発表学生賞", 一般社団法人情報処理学会システムとLSIの設計技術研究会主査
  4. 2016年10月24日, Outstanding Paper Award SASIMI2016, General Chair Technical Program Committee Chair
  5. 2015年08月26日, 第168回システムとLSIの設計技術研究発表会優秀発表学生賞, 一般社団法人情報処理学会システムとLSIの設計技術研究会主査
  6. 2015年05月23日, 第1回電子デバイス・回路・照明・システム関連教育・研究ワークショップ奨励賞, 一般社団法人照明学会中国支部長
  7. 2015年08月05日, 電子情報通信学会コンピュータシステム研究会優秀若手講演賞, 電子情報通信学会コンピュータシステム研究会委員長
  8. 2015年09月18日, 電子情報通信学会RECONF 10周年記念研究会 研究会優秀講演賞, 電子情報通信学会リコンフィギャラブルシステム研究専門委員会委員長
  9. 2016年01月20日, 優秀リコンフィギュラブルシステム講演賞 若手部門 研究会優秀講演賞, 電子情報通信学会リコンフィギャラブルシステム研究専門委員会委員長
  10. 2015年08月26日, 第168回システムとLSIの設計技術研究発表会優秀発表学生賞, 一般社団法人情報処理学会システムとLSIの設計技術研究会主査
  11. 2015年12月02日, デザインガイア・ポスター賞, 電子情報通信学会デザインガイア・ポスター賞選奨実行委員会委員長
  12. 2013年10月21日, Outstanding Paper Award(優秀論文賞), SASIMI2013 General Chair,Technical Program Chair
  13. 2010年05月17日, 電子情報通信学会集積回路研究会優秀若手研究ポスター賞, 電子情報通信学会集積回路研究専門委員会, 「連想メモリベース適応学習LSIの応用とその評価」に関する研究発表が評価され、優秀な講演と認定
  14. 2010年03月01日, 電子情報通信学会集積回路研究会12 月度学生・若手研究会優秀若手研究ポスター賞, (社)電子情報通信学会集積回路研究専門委員会
  15. 2008年04月, 2008年 第10回LSI IPデザイン・アワード 開発奨励賞, LSI IPデザイン・アワード運営委員会委員長, 階層構造型マルチポートフレキシブル連想メモリに関するLSI設計の研究成果
  16. 2008年05月, 平成19年度電子情報通信学会中国支部奨励賞, 電子情報通信学会中国支部支部長, 超並列SIMDプロセッサによる高速なAES暗号化処理方法
  17. 2008年05月, 平成19年度電子情報通信学会中国支部奨励賞, 電子情報通信学会中国支部支部長, 領域成長型画像分割アルゴリズムに基づくイメージスキャン画像分割アーキテクチャにおける動作周波数を向上できる処理フローでLSI設計
  18. 2005年03月, 第8回(平成16年度)丸文研究奨励賞, 財団法人丸文研究交流財団, 高速・小面積・低消費電力の全並列型最小ハミング/マンハッタン距離検索連想メモリLSIアーキテクチャとその集積化に関する研究
  19. 2004年05月, 第6回 LSI IPデザイン・アワード IP賞, LSI IPデザイン・アワード運営委員会, 高速・小面積・低消費電力の最小ハミング/マンハッタン距離検索連想メモリマクロ
  20. 2002年05月, 第4回LSI IPデザイン・アワード 開発奨励賞, LSI IPデザイン・アワード運営委員会, 知能情報処理のためのリアルタイム画像分割処理アーキテクチャ
  21. 2002年05月, 第4回LSI IPデザイン・アワード チャレンジ賞, LSI IPデザイン・アワード運営委員会, システムLSI 研究用SuperH 命令セット互換プロセッサIP
  22. 2003年01月, "Asia and South Pachific Design Automation Conference 2003University LSI Design Contest, Special Feature Award", ASP-DAC2003 Univ. LSI Design Contest Com, A Nearest-Hamming-Distance Search Memory With Fully Parallel Mixed Digital-Analog Match Circuitry
  23. 2001年, 第3回LSI IPデザイン・アワード IP賞, LSI IPデザイン・アワード運営委員会, 遺伝的アルゴリズム専用ハードウェアGAA-II
  24. 1998年, 第15回井上研究奨励賞受賞, 財団法人 井上科学振興財団, VLSIレイアウト設計におけるタイミングドリブン配置・配線アルゴリズムに関する研究
  25. 2018年11月10日, Young Researchers Poster Award, General Chair, The 2nd International Symposium on Biomedical Engineering, A Hardware Accelerator for Bag-of-Features based Visual Word Transformation in Computer Aided Diagnosis for Colorectal Endoscopic Images
  26. 2017年12月13日, 第19回IEEE広島支部学生シンポジウム(HISS) 優秀研究賞, IEEE広島支部, 大腸内視鏡画像リアルタイム診断支援システムのためのCNN特徴とSVM分類を用いた識別手法

外部資金

競争的資金等の採択状況

  1. 科学研究費助成事業(基盤研究(B)), 消化管内視鏡画像解析による客観的指標の構築と汎用診断支援システムの開発, 2017年, 2019年
  2. 科学研究費助成事業(特別研究員奨励費), 消化管内視鏡リアルタイム診断支援システムのための基盤技術に関する研究, 2016年, 2018年
  3. 戦略的創造研究推進事業(CREST), 頑健計器(3D計)の開発・検証, 2015年12月01日, 2018年03月31日
  4. 戦略的創造研究推進事業(CREST), 頑健計器(3D計)の開発・検証, 2015年12月01日, 2019年03月31日
  5. 戦略的創造研究推進事業(CREST), 頑健計器(3D計)の開発・検証, 2015年12月01日, 2020年03月31日
  6. 科学研究費助成事業(基盤研究(B)), 診察時リアルタイム診断支援のための消化管内視鏡画像診断ハードウェアシステムの開発, 2014年, 2016年
  7. 研究成果展開事業(A-STEP), 消化管内視鏡画像診断支援のためのリアルタイムハードウェアシステムの開発, 2013年08月01日, 2014年03月31日
  8. 科学研究費助成事業(基盤研究(C)), 消化管内視鏡画像解析による客観的指標の構築と診断支援システムへの応用, 2012年, 2014年
  9. 科学研究費助成事業(基盤研究(C)), 環境に適応し成長する機能メモリベースVLSIシステムに関する研究, 2011年, 2013年
  10. 科学研究費助成事業(基盤研究(A)), 腫瘍検出のための生体内電磁波伝搬の研究, 2009年, 2012年
  11. 科学研究費助成事業(基盤研究(B)), 認識,学習と判断の機能を有する連想メモリベースVLSIブレインの研究, 2007年, 2009年
  12. 科学研究費助成事業(若手研究(B)), 階層的画像抽出と連想マッチングによる対象物認識システムの集積化回路技術の研究, 2004年, 2005年
  13. 科学研究費助成事業(基盤研究(S)), チップ間無線通信を用いた高認知度処理システムの三次元集積アーキテクチャ, 2003年, 2007年
  14. 科学研究費助成事業(基盤研究(B)), ディープサブミクロン高集積高性能VLSIレイアウト自動設計システムの開発, 2000年, 2001年
  15. 科学研究費助成事業(奨励研究(A)), 距離最小検出機能を有する連想メモリチップの試作と画像処理への応用, 2000年, 2001年
  16. 科学研究費助成事業(基盤研究(C)), 適応的遺伝的アルゴリズムのための専用プロセッサアーキテクチャに関する研究, 2000年, 2001年
  17. 科学研究費助成事業(基盤研究(C)), 最小距離検索機能を備え持つ高速・小面積連想メモリ, 2000年, 2001年
  18. 科学研究費助成事業(基盤研究(C)), パラメータの適応的調整を許した遺伝的アルゴリズムのハードウェア化に関する研究, 1998年, 1999年
  19. 科学研究費助成事業(奨励研究(A)), 遺伝的アルゴリズムアクセラレータを用いたVLSIアウト設計システムの開発, 1998年, 1999年
  20. 科学研究費助成事業(奨励研究(A)), 高性能大規模集積回路に対する並列・分散レイアウト設計手法の開発, 1996年, 1996年
  21. 科学研究費助成事業(試験研究(B)), 分散遺伝的アルゴリズムに基づくVLSIフロアプラン設計, 1994年, 1994年
  22. 科学研究費助成事業(一般研究(C)), 大規模ネットワークの運用・管理のための分散アルゴリズムの研究, 1994年, 1994年
  23. 科学研究費助成事業(一般研究(C)), メタヒューリスティクスに基づくVLSIレイアウト設計手法の研究, 1993年, 1994年
  24. 科学研究費助成事業(一般研究(B)), オンライントランザクション処理のための高信頼分散ネットワークシステム構築手法, 1992年, 1993年

社会活動

委員会等委員歴

  1. 非常勤講師, 2018年04月, 2019年03月, 広島工業大学
  2. 非常勤講師, 2017年04月, 2018年03月, 広島工業大学
  3. 協力研究員, 2017年04月, 2019年03月, 東京大学大規模集積システム設計教育研究センター
  4. 理事, 2017年04月, 2018年12月, IEEE広島支部
  5. システムとLSIの設計技術研究運営委員会運営委員, 2017年, 社団法人情報処理学会
  6. リコンフィギャラブルシステム研究専門委員会専門委員, 2017年, (社)電子情報通信学会
  7. 非常勤講師, 2016年04月, 2017年03月, 広島工業大学
  8. 協力研究員, 2016年04月, 2017年03月, 東京大学大規模集積システム設計教育研究センター
  9. システムとLSIの設計技術研究運営委員会運営委員, 2016年, 社団法人情報処理学会
  10. リコンフィギャラブルシステム研究専門委員会専門委員, 2016年, (社)電子情報通信学会
  11. システムとLSIの設計技術研究運営委員会運営委員, 2015年04月, 2019年03月, 社団法人情報処理学会
  12. リコンフィギャラブルシステム研究専門委員会専門委員, 2015年04月, 2019年03月, (社)電子情報通信学会
  13. 協力研究員, 2014年04月, 2015年03月, 東京大学大規模集積システム設計教育研究センター
  14. 協力研究員, 2013年04月, 2014年03月, 東京大学大規模集積システム設計教育研究センター
  15. TPC Vice Chair of International Conference on Solid State Devices and Materials, 2012年, International Conference on Solid State Devices and Materials
  16. TPC Vice Chair of International Conference on Solid State Devices and Materials, 2011年, of International Conference on Solid State Devices and Materials
  17. TPC Vice Chair of International Conference on Solid State Devices and Materials, 2010年, International Conference on Solid State Devices and Materials

学術会議等の主催

  1. International Symposium on Devices, Circuits and Systems (ISDCS), Technical Program Char, 2019年06月, 2019年06月
  2. The 3rd Interational Symposium on Biomedical Engineering (ISBE2018), Organizing Committee, 2018年11月, 2018年11月
  3. International Workshop on Nanodevice Technologies 2018, Organizing Committee, 2018年03月, 2018年03月
  4. The 21st Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI2018), Technical Program Committee, 2018年03月, 2018年03月
  5. International Workshop on Nanodevice Technologies 2017, Organizing Committee, 2017年03月, 2017年03月
  6. International Workshop on Nanodevice Technologies 2015, Organizing Committee, 2015年03月, 2015年03月
  7. International Workshop on Nanodevice Technologies 2013, Organizing Committee, 2013年03月, 2013年03月
  8. 18th Asia and South Pacific Design Automation Conference (ASP-DAC 2013), Organizing Committee, 2013年01月, 2013年01月
  9. International Conference on Solid State Devices and Materials (SSDM2011), Technical Program Committee Vice Chair (Area 5. Advanced Circuits and System), 2011年09月, 2011年09月
  10. 16th Asia and South Pacific Design Automation Conference (ASP-DAC 2011), Organizing Committee, 2011年01月, 2011年01月
  11. International Conference on Solid State Devices and Materials (SSDM2010), Technical Program Committee Vice Chair (Area 5. Advanced Circuits and System), 2010年09月, 2010年09月