西澤 真一SHINICHI NISHIZAWA

Last Updated :2025/07/07

所属・職名
大学院先進理工系科学研究科　准教授
ホームページ
https://github.com/snishizawa
メールアドレス
nishizawahiroshima-u.ac.jp

基本情報

研究分野

  • 情報学 / 計算基盤 / 計算機システム

研究キーワード

  • 大規模集積回路 (VLSI)
  • コンピュータ援用設計 (CAD)
  • 電子設計自動化 (EDA)
  • スタンダードセルライブラリ

教育活動

授業担当

  1. 2025年, 教養教育, １ターム, 教養ゼミ

研究活動

学術論文（★は代表的な論文）

  1. 回帰分析を用いたばらつき耐性の高いDフリップフロップ設計法, ETNET (SLDM研究会), 20250301
  2. An EDA Based Side-Channel Attack Flamework for Netlists, SoutheastCon, 20250301
  3. ★, Multithread Implementation of Open Source Library Characterizer, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E108.A巻, 3号, pp. 525-528, 20250301
  4. FinFETプロセスでのDouble Diffusion Break構造を考慮したスタンダードセルレイアウト構造, デザインガイア (SLDM研究会), 20241101
  5. Optimizing Prime Factorization Scalability via Quantum Annealing with Analytical and Pattern-Based Variable Reduction under Partial Constraints, DAシンポジウム, 20240801
  6. オープンな集積回路設計のためのオープンソースキャラクタライザのマルチスレッド実装, DAシンポジウム, 20240801
  7. ★, De-correlation and De-bias Post-processing Circuits for True Random Number Generator, IEEE Transactions Circuits and Systems-I: Regular Papers, 71巻, 11号, pp. 5187-5199, 20240711
  8. A Latch-based Stochastic Number Generator for Stochastic Computing of Extended Naïve Bayesian, 2024 International VLSI Symposium on Technology, Systems and Applications, VLSI TSA 2024 - Proceedings, 20240401
  9. Standard Cell Structure and Transistor Reordering for Mitigating Area Penalty in Double Diffusion Break FinFET Process, 2024 International VLSI Symposium on Technology, Systems and Applications, VLSI TSA 2024 - Proceedings, 20240401
  10. A Hardware-Efficient Approximate Multiplier Combining Inexact Same-Weight N:2 Compressors and Remapping Logic with Error Recovery , International Symposium on System-on-Chip Conference (SOCC), 20230901
  11. Prime Factorization Based on Multiple Quantum Annealings on Partial Constraints with Analytical Variable Reduction, International Symposium on System-on-Chip Conference (SOCC), 20230901
  12. Evaluation of Application-Independent Unbiased Approximate Multipliers for Quantized Convolutional Neural Networks, International Symposium on System-on-Chip Conference (SOCC), 20230901
  13. An 8-point Approximate DCT Design with Optimized Signed Digit Encoding, International System on Chip Conference, 2023-September巻, 20230901
  14. Evaluation of Application-Independent Unbiased Approximate Multipliers for Quantized Convolutional Neural Networks, DAシンポジウム, 20230801
  15. Area Efficient Approximate 4-2 Compressor and Probability-based Error Adjustment for Approximate Multiplier, International Symposium on Circuits and Systems (ISCAS), 20230501
  16. ★, Area Efficient Approximate 4-2 Compressor and Probability-Based Error Adjustment for Approximate Multiplier, IEEE Transactions on Circuits and Systems II: Express Briefs, 70巻, 5号, pp. 1714-1718, 20230501
  17. ★, libretto: An Open Cell Timing Characterizer for Open Source VLSI Design, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E106A巻, 3号, pp. 551-559, 20230301
  18. ★, NCTUcell: A DDA-and Delay-Aware Cell Library Generator for FinFET Structure With Implicitly Adjustable Grid Map, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 41巻, 12号, pp. 5568-5581, 20221201
  19. Library characterizer for open-source VLSI design, The Workshop on Open-Source EDA Technology (WOSET), 20221101
  20. オープンソース集積回路設計に向けたオープンソースキャラクタライザ, DAシンポジウム2022, 20220801
  21. Density Rule Aware Cell Library Deisgn for Design-Technology Co-optimization, International Symposium on Quality Electronic Design (ISQED), 20220401
  22. ★, Reduction of LSI Maximum Power Consumption with Standard Cell Library of Stack Structured Cells, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E105巻, 3号, pp. 487-496, 20211201
  23. ★, Supplemental PDK for ASAP7 using synopsys flow, IPSJ Transactions on System LSI Design Methodology, 14巻, pp. 24-26, 20210101
  24. MCell: Multi-Row Cell Layout Synthesis with Resource Constrained MAX-SAT Based Detailed Routing, IEEE/ACM International Conference on Computer-Aided Design, Digest of Technical Papers, ICCAD, 2020-November巻, 20201102
  25. Process Variation Estimation using An IDDQ Test and FlipFlop Retention Characteristics, International Conference on Microelectronic Test Structures (ICMTS), 20200401
  26. フリップフロップの記憶保持特性とIDDQテストを組み合わせたプロセスばらつき推定, 電子情報通信学会, 通学技報 (VLD研究会), 20200301
  27. LSIの最大消費電力を削減するスタック構造スタンダードセルライブラリ, 電子情報通信学会, 通学技報 (VLD研究会), 20200301
  28. ★, Universal NBTI compact model replicating AC stress/recovery from a single-shot long-term DC measurement, IPSJ Transactions on System LSI Design Methodology, 13巻, pp. 56-64, 20200101
  29. 単発DCストレス測定による負バイアス温度不安定性のAC特性を再現可能なモデル, 電子情報通信学会, 通学技報 (VLD研究会), 20191101
  30. Register Minimization in Double Modular Redundancy Design with Soft Error Correction by Replay, Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2019), 20191001
  31. Compact Modeling of NBTI Replicating AC Stress / Recovery from a Single-shot Long-term DC Measurement, 2019 IEEE 25th International Symposium on On-Line Testing and Robust System Design, IOLTS 2019, pp. 305-309, 20190701
  32. NCTUcell: A DDA-aware cell library generator for FinFET structure with implicitly adjustable grid map, Proceedings - Design Automation Conference, 20190602
  33. Drive-Strength Selection for Synthesis of Leakage-Dominant Circuits, International Symposium on Quality Electronic Design (ISQED), 20190301
  34. セル内配線トラック数に応じた配線層の自動選択機能を備えたセルレイアウトジェネレータ, デザインガイア, 20181201
  35. チャージポンプによる動的基板バイアス制御を用いた低電圧動作SRAMの検討, デザインガイア, 20181201
  36. Minimization of Vote Operations for Soft Error Detection in DMR Design with Error Correction by Operation Re-Execution, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E101巻, 12号, pp. 2271-2279, 20181201
  37. ★, Design methodology for variation tolerant d-flip-flop using regression analysis, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E101A巻, 12号, pp. 2222-2230, 20181201
  38. ★, Analog circuit design methodology utilizing a structure of thin BOX FDSOI, IEICE Electronics Express (ELEX), 16巻, 5号, 20181101
  39. Process variation estimation using a combination of ring oscillator delay and FlipFlop retention characteristics, IEEE International Conference on Microelectronic Test Structures, 2018-March巻, pp. 97-101, 20180312
  40. Process variation aware D-Flip-Flop design using regression analysis, Proceedings - International Symposium on Quality Electronic Design, ISQED, 2018-March巻, pp. 88-93, 20180309
  41. 65 nm FD-SOI における NBTI の逆方向基板バイアス依存性の評価, 電子情報通信学会 総合大会, 20180301
  42. Minimization of Equality Check for Soft Error Detection in DMR Design Implemented with Error Correction by Operation Re-execution, Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), 20180301
  43. フリップフロップの記憶保持特性を利用したトランジスタばらつきの推定, DAシンポジウム2017, 20170801
  44. 薄膜FDSOIトランジスタを用いた低電圧動作逆方向バイアス電圧生成回路, DAシンポジウム2017, 20170801
  45. Pin Accessibility Evaluating Model for Improving Routability of VLSI Designs, IEEE International System-On-Chip Conference (SoCC), 20170601
  46. Register-Bridge Architecture and its Application to Multiprocessor Systems, Workshop on Synthesis And System Integration of Mixed Information technologies, 20161001
  47. 極低電圧動作を目指したD-Nwellレス細粒度基板バイアスSRAMビットセルの検討, DAシンポジウム2016, 20160901
  48. An impact of process variation on supply voltage dependence of logic path delay variation, 2015 International Symposium on VLSI Design, Automation and Test, VLSI-DAT 2015, 20150528
  49. ★, Layout generator with flexible grid assignment for area efficient standard cell, IPSJ Transactions on System LSI Design Methodology, 8巻, pp. 131-135, 20150201
  50. 電源電圧としきい値電圧の同時最適化が集積回路の消費エネルギーに与える影響の解析, 電子情報通信学会, 通学技報 (VLD研究会), 20150101
  51. Design methodology of process variation tolerant D-Flip-Flops for low voltage circuit operation, International System on Chip Conference, pp. 42-47, 20141105
  52. Variation-aware Flip-Flop energy optimization for ultra low voltage operation, International System on Chip Conference, pp. 17-22, 20141105
  53. 製造ばらつきを考慮した極低電圧動作向けフリップフロップの設計手法, DAシンポジウム2014, 20140801
  54. 電源電圧に応じてトランジスタサイズを最適化可能なセルライブラリの生成システム, DAシンポジウム2014, 20140801
  55. 動作状況に応じた電源電圧と基板バイアスの同時調節によるLSIのエネルギー効率最大化, 電子情報通信学会 2014年総合大会, 20140301
  56. Variation Tolerant Design of D-Flip-Flops for Low Voltage Circuit Operation, International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), 20140301
  57. ★, A ring oscillator with calibration circuit for on-chip measurement of static IR-drop, IEEE Transactions on Semiconductor Manufacturing, 26巻, 3号, pp. 306-313, 20130815
  58. 低電圧動作に向けたXOR論理ゲートの構成法の検討, DAシンポジウム2013, 20130801
  59. Analysis and comparison of XOR cell structures for low voltage circuit design, Proceedings - International Symposium on Quality Electronic Design, ISQED, pp. 703-708, 20130705
  60. An Impact of Within-Die Variation on Supply Voltage Dependence of Path Delay, International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), 20130301
  61. ★, Standard cell structure with flexible P/N well boundaries for near-threshold voltage operation, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E96-A巻, 12号, pp. 2499-2507, 20130101
  62. A flexible structure of standard cell and its optimization method for near-threshold voltage operation, Proceedings - IEEE International Conference on Computer Design, pp. 235-240, 20121201
  63. An Impact of Within-Die Variation on Supply Voltage Dependence of Path Delay, IEEE/ACM International Workshop on Variability Modeling and Characterization (VMC), 20121101
  64. A Standard Cell Optimization Method for Near-Threshold Voltage Operations, International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS), 20120901
  65. 低電圧動作に向けたPN比可変スタンダードセルライブラリの構成法とその評価, DAシンポジウム2012, 20120801
  66. Ring oscillator with calibration circuit for accurate on-chip IR-drop measurement, IEEE International Conference on Microelectronic Test Structures, pp. 3-8, 20120524
  67. The Impact of RTN on Performance Fluctuation in CMOS Logic Circuits, International Reliability Physics Symposium (IRPS), 20120401
  68. パッケージとの接続抵抗を考慮したチップ内電源ネットワークの構成手法, DAシンポジウム2011, 20110801
  69. Modeling of Random Telegraph Noise under Circuit Operation - Simulation and Measurement of RTN-induced delay fluctuation, International Symposium on Quality Electronic Design (ISQED), 20110301
  70. Modeling of Random Telegraph Noise under Circuit Operation- Simulation and Measurement of RTN-induced Delay Fluctuation, IEEE/ACM International Workshop on Variability Modeling and Charactorization (VMC), 20101001
  71. チップ内ばらつきの成分解析手法, DAシンポジウム2010, 20100801
  72. Variability Characterization Using an RO-array Test Structure and Its Impact on Design, IEEE Workshop on Design for Manufacturability and Yield (DFM&Y), 20100601
  73. Extraction of Variability Sources from Within-die Random Delay Variation, IEEE Workshop on Design for Manufacturability and Yield (DFM&Y), 20100601

招待講演、口頭・ポスター発表等

  1. libretto: An open-source library characterizer for open-source VLSI design, Free Silicon Conference, 2025年07月03日, 招待, 英語
  2. ハードウェア設計のオープンソース化に向けたライブラリキャラクタライザの開発, 西澤真一、名倉徹, IEICE総合大会, 2023年03月01日, 招待, 日本語
  3. 集積回路設計を支える設計・製造協調最適設計, 西澤真一, IEICE東北支部講演会, 2023年12月01日, 招待, 日本語
  4. 貫通電流の電源電圧依存性を考慮したゲート遅延モデル, 西澤真一，伊藤和人, LSIとシステムのワークショップ, 2015年04月01日, 通常, 日本語

外部資金

競争的資金等の採択状況

  1. 科研費 基盤B, 高効率かつ高信頼で長時間動作可能な「もの」のインターネット機器の実現 (分担), 2016年, 2018年
  2. 科研費 若手B, フリップフロップの記憶保持特性を利用したトランジスタ特性ばらつきセンサ, 2017年, 2019年
  3. 科研費 基盤C, 高信頼性を要求される常時起動デバイスの特性変動の実測評価と動作レベルのモデル化 (分担), 2018年, 2020年
  4. 科研費 若手, スキャン設計の再利用による低コストなトランジスタ劣化量診断, 2021年, 2024年
  5. 科研費 基盤C, 電源電圧の動的制御による耐タンパ性LSI設計技法 (分担), 2024年, 2027年
  6. 科研費 基盤C, 設計・製造協調最適化を実現するドメイン特化セルライブラリの自動合成, 2025年, 2028年

社会活動

委員会等委員歴

  1. 情報処理学会 SLDM研究会 専門委員, 2015年, 2018年, 情報処理学会 SLDM研究会
  2. SASIMI Orgnization Committee (OC), 2016年, 2018年, SASIMI Workshop
  3. 電子情報通信学会, VLSI設計技術研究専門委員会 専門委員, 2018年, 2025年, 電子情報通信学会, VLSI設計技術研究専門委員会
  4. 情報処理学会 SLDM研究会 T-SLDM 編集委員, 2020年, 2023年, 情報処理学会 SLDM研究会
  5. SASIMI Orgnization Committee (TPC Sec.), 2021年, 2023年, SASIMI Workshop
  6. ASP-DAC Orgnization Committee, 2021年, ASP-DAC
  7. VLSI-TSA TPC Member, 2022年, VLSI-TSA
  8. 電子情報通信学会, 集積回路研究専門委員会 (ICD) 専門委員, 2023年, 電子情報通信学会, 集積回路研究専門委員会 (ICD)
  9. 電子情報通信学会, 集積回路研究専門委員会 (ICD) 英文論文誌編集委員, 2023年, 電子情報通信学会, 集積回路研究専門委員会 (ICD)
  10. 情報処理学会 SLDM研究会 専門委員, 2025年, 情報処理学会 SLDM研究会
  11. SASIMI TPC subcommittee chair (physical design), 2025年, SASIMI Workshop

学術雑誌論文査読歴

  1. 2024年, その他, 7
  2. 2023年, その他, 6
  3. 2022年, その他, 8
  4. 2021年, その他, 5
  5. 2020年, その他, 2
  6. 2019年, その他, 1
  7. 2018年, その他, 4
  8. 2017年, その他, 3
  9. 2016年, その他, 7