西澤 真一SHINICHI NISHIZAWA

Last Updated :2025/06/04

所属・職名
大学院先進理工系科学研究科　准教授
メールアドレス
nishizawahiroshima-u.ac.jp

基本情報

研究分野

  • 情報学 / 計算基盤 / 計算機システム

研究キーワード

  • 大規模集積回路 (VLSI)
  • コンピュータ援用設計 (CAD)
  • 電子設計自動化 (EDA)
  • スタンダードセルライブラリ

教育活動

授業担当

  1. 2025年, 教養教育, １ターム, 教養ゼミ

研究活動

学術論文（★は代表的な論文）

  1. Standard Cell Structure and Diffusion Reordering for Block Area Reduction in Double Diffusion Break FinFET Process, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2025
  2. Multithread implementation for Open Cell Timing Characterizer, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E108A巻, 3号, pp. 525-528, 2025
  3. De-correlation and De-bias Post-processing Circuits for True Random Number Generator, IEEE Transactions Circuits and Systems-I: Regular Papers, 71巻, 11号, pp. 5187-5199, 2024
  4. Area Efficient Approximate 4-2 Compressor and Probability-based Error Adjustment for Approximate Multiplier, IEEE Transactions Circuits and Systems-II: Express Briefs, 70巻, 5号, pp. 1714-1718, 2023
  5. libretto: An Open Cell Timing Characterizer for Open Source VLSI Design, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E106巻, 2022
  6. NCTUcell: A DDA- and Delay-Aware Cell Library Generator for FinFET Structure with Implicitly Adjustable Grid Map, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 41巻, 12号, pp. 5568-5581, 2021
  7. Reduction of LSI Maximum Power Consumption with Standard Cell Library of Stack Structured Cells, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E105巻, 3号, pp. 487-496, 2021
  8. Supplemental PDK for ASAP7 using Synopsys Flow, IPSJ Transactions on System LSI Design Methodology (T-SLDM), 14巻, pp. 24-26, 2021
  9. Universal NBTI Compact Model Replicating AC Stress / Recovery from a Single-shot Long-term DC Measurement, IPSJ Transactions on System LSI Design Methodology (T-SLDM), 13巻, pp. 56-64, 2020
  10. Analog circuit design methodology utilizing a structure of thin BOX FDSOI, IEICE Electronics Express (ELEX), 16巻, 5号, 2018
  11. Minimization of Vote Operations for Soft Error Detection in DMR Design with Error Correction by Operation Re-Execution, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E101巻, 12号, pp. 2271-2279, 2018
  12. Design Methodology for Variation Tolerant D-Flip-Flop using Regression Analysis, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E101巻, 12号, pp. 2222-2230, 2018
  13. Layout Generator with Flexible Grid Assignment for Area Efficient Standard Cell, IPSJ Transactions on System LSI Design Methodology (T-SLDM), 8巻, pp. 131-135, 2015
  14. A Ring Oscillator with Calibration Circuit for On-Chip Measurement of Static IR-drop, IEEE Transactions on Semiconductor Manufacturing, 26巻, 3号, pp. 306-313, 2013
  15. Standard Cell Structure with Flexible P/N Well Boundaries for Near-Threshold Voltage Operation, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E96巻, 12号, pp. 2499-2504, 2013

招待講演、口頭・ポスター発表等

  1. An EDA Based Side-Channel Attack Flamework for Netlists, Ryoma Katsube, Shinichi Nishizawa, Tomoaki Ukezono, SoutheastCon, 2025年, 通常, 英語
  2. 回帰分析を用いたばらつき耐性の高いDフリップフロップ設計法, 西澤真一，木村晋二, ETNET, 2025年, 通常, 日本語
  3. Standard Cell Structure and Transistor Reordering for Mitigating Area Penalty in Double Diffusion Break FinFET Process, Shinichi Nishizawa, Shinji Kimura, International VLSI Symposium on Technology, Systems and Applications (VLSI-TSA), 2024年, 通常, 英語
  4. A Latch-based Stochastic Number Generator for Stochastic Computing of Extended Naïve Bayesian, Ruilin Zhang, Xiaoyang Jun, Jiawei Liu, Xingyu Wang, Shufan Xu, Kunyang Liu, Shinichi Nishizawa, Kiichi Niitsu, Hirofumi Shinohara, International VLSI Symposium on Technology, Systems and Applications (VLSI-TSA), 2024年, 通常, 英語
  5. オープンな集積回路設計のためのオープンソースキャラクタライザのマルチスレッド実装, 西澤真一，木村晋二, DAシンポジウム, 2024年, 通常, 日本語
  6. Optimizing Prime Factorization Scalability via Quantum Annealing with Analytical and Pattern-Based Variable Reduction under Partial Constraints, Xinyi Guo, Geguang Miao, Shinichi Nishizawa, Shinji Kimura, Takashi Sato, DAシンポジウム, 2024年, 通常, 日本語
  7. FinFETプロセスでのDouble Diffusion Break構造を考慮したスタンダードセルレイアウト構造, 西澤真一，木村晋二, デザインガイア, 2024年, 通常, 日本語
  8. Area Efficient Approximate 4-2 Compressor and Probability-based Error Adjustment for Approximate Multiplier, Mingtao Zhang, Shinichi Nishizawa, Shinji Kimura,, International Symposium on Circuits and Systems (ISCAS), 2023年, 通常, 英語
  9. Evaluation of Application-Independent Unbiased Approximate Multipliers for Quantized Convolutional Neural Networks, Mingtao Zhang, Ke Ma, Renrui Duan, Shinichi Nishizawa, Shinji Kimura, International Symposium on System-on-Chip Conference (SOCC), 2023年, 通常, 英語
  10. Prime Factorization Based on Multiple Quantum Annealings on Partial Constraints with Analytical Variable Reduction, Xinyi Guo, Geguang Miao, Shinichi Nishizawa, Shinji Kimura, International Symposium on System-on-Chip Conference (SOCC), 2023年, 通常, 英語
  11. An 8-Point Approximate DCT Design with Optimized Signed Digit Encoding, Zekun Wang, Shinichi Nishizawa, Shinji Kimura, International Symposium on System-on-Chip Conference (SOCC), 2023年, 通常, 英語
  12. A Hardware-Efficient Approximate Multiplier Combining Inexact Same-Weight N:2 Compressors and Remapping Logic with Error Recovery , Renrui Duan, Mingtao Zhang, Yi Guo, Shinichi Nishizawa, Shinji Kimura, International Symposium on System-on-Chip Conference (SOCC), 2023年, 通常, 英語
  13. ハードウェア設計のオープンソース化に向けたライブラリキャラクタライザの開発, 西澤真一、名倉徹, IEICE総合大会, 2023年, 招待, 日本語
  14. Evaluation of Application-Independent Unbiased Approximate Multipliers for Quantized Convolutional Neural Networks, Mingtao Zhang, Ke Ma, Shinichi Nishizawa, Shinji Kimura, DAシンポジウム, 2023年, 通常, 日本語
  15. 集積回路設計を支える設計・製造協調最適設計, 西澤真一, IEICE東北支部講演会, 2023年, 招待, 日本語
  16. Density Rule Aware Cell Library Deisgn for Design-Technology Co-optimization, Shinichi Nishizawa, Tohru Nakura, International Symposium on Quality Electronic Design (ISQED), 2022年, 通常, 英語
  17. Library characterizer for open-source VLSI design, Shinichi Nishizawa, Toru Nakura, The Workshop on Open-Source EDA Technology (WOSET), 2022年, 通常, 英語
  18. オープンソース集積回路設計に向けたオープンソースキャラクタライザ, 西澤真一、名倉徹, DAシンポジウム2022, 2022年, 通常, 日本語
  19. Process Variation Estimation using An IDDQ Test and FlipFlop Retention Characteristics, Shinichi Nishizawa,Kazuhito Ito, International Conference on Microelectronic Test Structures (ICMTS), 2020年, 通常, 英語
  20. Multi-Row Cell Layout Synthesis with Resource Constrained MAX-SAT Based Detailed Routing, Yih-Lang Li, Shih-Ting Lin, Shinichi Nishizawa and Hidetoshi Onodera, Internatioinal Conference on Computer Aided Design (ICCAD), 2020年, 通常, 英語
  21. LSIの最大消費電力を削減するスタック構造スタンダードセルライブラリ, 今井祐貴、西澤真一、伊藤和人, VLSI設計技術研究会, 2020年, 通常, 日本語
  22. フリップフロップの記憶保持特性とIDDQテストを組み合わせたプロセスばらつき推定, 西澤真一、伊藤和人, VLSI設計技術研究会, 2020年, 通常, 日本語
  23. Drive-Strength Selection for Synthesis of Leakage-Dominant Circuits, A.K.M. Mahfuzul Islam, Shinichi Nishizawa, Yusuke Matsui, and Yoshinobu Ichida, International Symposium on Quality Electronic Design (ISQED), 2019年, 通常, 英語
  24. NCTUcell: A DDA-Aware Cell Library Generator for FinFET Structure with Implicitly Adjustable Grid Map, Yih-Lang Li, Shih-Ting Lin, Shinichi Nishizawa, Hong-Yan Su, Ming-Jie Fong, Oscar Chen and Hidetoshi Onodera, Design Automation Conference (DAC), 2019年, 通常, 英語
  25. Compact Modeling of NBTI Replicationg AC Stress / Recovery from a Single-shot Long-term DC Measurement, Takumi Hosaka, Shinichi Nishizawa, Ryo Kishida, Takashi Matsumoto, Kazutoshi Kobayashi, International Symposium on On-Line Testing and Robust System Design (IOLTS), 2019年, 通常, 英語
  26. Register Minimization in Double Modular Redundancy Design with Soft Error Correction by Replay, Yuya Kitazawa, Shinichi Nishizawa, Kazuhito Ito, Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI), 2019年, 通常, 英語
  27. 単発DCストレス測定による負バイアス温度不安定性のAC特性を再現可能なモデル, 保坂 巧，西澤 真一，岸田 亮，松本 高士，小林 和淑, デザインガイア, 2019年, 通常, 日本語
  28. Minimization of Equality Check for Soft Error Detection in DMR Design Implemented with Error Correction by Operation Re-execution, Yuto Ishihara, Shinichi Nishizawa and Kazuhito Ito, Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), 2018年, 通常, 英語
  29. Process Variation Aware D-Flip-Flop Design using Regression Analysis, Shinichi Nishizawa and Hidetoshi Onodera, International Symposium on Quality Electronic Design (ISQED), 2018年, 通常, 英語
  30. Process Variation Estimation using A Combination of Ring Oscillator Delay and FlipFlop Retention Characteristics, Takuma Konno, Shinichi Nishizawa and Kazuhito Ito, International Conference on Microelectronic Test Structures (ICMTS), 2018年, 通常, 英語
  31. 65 nm FD-SOI における NBTI の逆方向基板バイアス依存性の評価, 保坂巧，西澤真一，岸田亮，小林和淑，松本高士，坂本浩則，籔内美智太郎，熊代成孝, 電子情報通信学会 総合大会, 2018年, 通常, 日本語
  32. チャージポンプによる動的基板バイアス制御を用いた低電圧動作SRAMの検討, 中鉢洸太，西澤真一，伊藤和人, デザインガイア, 2018年, 通常, 日本語
  33. セル内配線トラック数に応じた配線層の自動選択機能を備えたセルレイアウトジェネレータ, 西澤真一，伊藤和人, デザインガイア, 2018年, 通常, 日本語
  34. トランジスタサイズを変えた記憶保持特性の異なるフリップフロップ群を利用したばらつき評価, 深澤研人，西澤真一，伊藤和人, デザインガイア, 2018年, 通常, 日本語
  35. フリップフロップの記憶保持特性を利用したトランジスタばらつきの推定, 西澤真一, 今野拓真, 伊藤和人, DAシンポジウム, 2017年, 通常, 日本語
  36. 薄膜FDSOIトランジスタを用いた低電圧動作逆方向バイアス電圧生成回路, 中鉢洸太, 西澤真一, 伊藤和人, DAシンポジウム, 2017年, 通常, 日本語
  37. Register-Bridge Architecture and its Application to Multiprocessor Systems, Takafuji Fujii, Shinichi Nishizawa, Kazuhito Ito, Workshop on Synthesis And System Integration of Mixed Information technologies, 2016年, 通常, 英語
  38. フリップフロップの記憶保持特性を利用したトランジスタばらつきの解析, 今野拓真，西澤真一，伊藤和人, LSIとシステムのワークショップ, 2016年, 通常, 日本語
  39. 極低電圧動作を目指したD-Nwellレス細粒度基板バイアスSRAMビットセルの検討, 中馬良兵、西澤真一、伊藤和人, DAシンポジウム, 2016年, 通常, 日本語
  40. An Impact of Process Variation on Supply Voltage Dependence of Logic Path Delay Variation, Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera, IEEE International Symposium on VLSI Design Automation and Test (VLSI-DAT), 2015年, 通常, 英語
  41. 貫通電流の電源電圧依存性を考慮したゲート遅延モデル, 西澤真一，伊藤和人, LSIとシステムのワークショップ, 2015年, 通常, 日本語
  42. Variation Tolerant Design of D-Flip-Flops for Low Voltage Circuit Operation, Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera, International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), 2014年, 通常, 英語
  43. Design Methodology of Process Variation Tolerant D-Flip-Flops for Low Voltage Circuit Operation, Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera, IEEE International System-On-Chip Conference (SoCC), 2014年, 通常, 英語
  44. Variation-Aware Flip-Flop Energy Optimization for Ultra Low Voltage Operation, Tatsuya Kamakari, Shinichi Nishizawa, Tohru Ishihara and Hidetoshi Onodera, IEEE International System-On-Chip Conference (SoCC), 2014年, 通常, 英語
  45. 動作状況に応じた電源電圧と基板バイアスの同時調節によるLSIのエネルギー効率最大化, 竹下俊宏, 西澤真一, Islam A.K.M. Mahfuzul, 石原亨, 小野寺秀俊, 電子情報通信学会 総合大会, 2014年, 通常, 日本語
  46. 製造ばらつきを考慮した極低電圧動作向けフリップフロップの設計手法, 鎌苅竜也，西澤真一, 石原 亨, 小野寺秀俊, DAシンポジウム, 2014年, 通常, 日本語
  47. 電源電圧としきい値電圧の同時最適化が集積回路の消費エネルギーに与える影響の解析, 竹下俊宏, 西澤真一, Islam A.K.M. Mahfuzul, 石原亨, 小野寺秀俊, 電子情報通信学会, VLD研究会, 2014年, 通常, 日本語
  48. An Impact of Within-Die Variation on Supply Voltage Dependence of Path Delay, Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera, International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), 2013年, 通常, 英語
  49. Analysis and Comparison of XOR Cell Structures for Low Voltage Circuit Design, Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera, IEEE International Symposium on Quality Electronic Design (ISQED), 2013年, 通常, 英語
  50. 低電圧動作に向けたXOR論理ゲートの構成法の検討, 西澤真一, 石原 亨, 小野寺秀俊, DAシンポジウム, 2013年, 通常, 日本語
  51. Ring Oscillator with Calibration Circuit for Accurate On-Chip IR-drop Measurement, Shinichi Nishizawa, Hidetoshi Onodera, IEEE International Conference on Microelectronics Test Structure (ICMTS), 2012年, 通常, 英語
  52. A Standard Cell Optimization Method for Near-Threshold Voltage Operations, Masahiro Kondo, Shinichi Nishizawa, Tohru Ishihara and Hidetoshi Onodera, International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS), 2012年, 通常, 英語
  53. A Flexible Structure of Standard Cell and Its Optimization Method for Near-Threshold Voltage Operation, Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera, IEEE International Conference on Computer Design (ICCD), 2012年, 通常, 英語
  54. An Impact of Within-Die Variation on Supply Voltage Dependence of Path Delay, Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera, IEEE/ACM International Workshop on Variability Modeling and Characterization (VMC), 2012年, 通常, 英語
  55. 低電圧動作に向けたPN比可変スタンダードセルライブラリの構成法とその評価, 西澤真一, 石原 亨, 小野寺秀俊, DAシンポジウム, 2012年, 通常, 日本語
  56. Modeling of Random Telegraph Noise under Circuit Operation - Simulation and Measurement of RTN-induced delay fluctuation, Kyosuke Ito, Takashi Matsumoto, Shinichi Nishizawa, Hiroki Sunagawa, Kazutoshi Kobayashi and Hidetoshi Onodera, International Symposium on Quality Electronic Design (ISQED), 2011年, 通常, 英語
  57. The Impact of RTN on Performance Fluctuation in CMOS Logic Circuits, Kyosuke Ito, Takahi Matsumoto, Shinichi Nishizawa Hiroki Sunagawa, Kazutoshi Kobayashi and Hidetoshi Onodera, International Reliability Physics Symposium (IRPS), 2011年, 通常, 英語
  58. パッケージとの接続抵抗を考慮したチップ内電源ネットワークの構成手法, 西澤真一, 小林和淑, 小野寺秀俊, DAシンポジウム, 2011年, 通常, 日本語
  59. Modeling of Random Telegraph Noise under Circuit Operation- Simulation and Measurement of RTN-induced Delay Fluctuation, Kyosuke Ito, Takashi Matsumoto, Shinichi Nishizawa, Hiroki Sunagawa, Kazutoshi Kobayashi and Hidetoshi Onodera, IEEE/ACM International Workshop on Variability Modeling and Charactorization (VMC), 2010年, 通常, 英語
  60. Extraction of Variability Sources from Within-die Random Delay Variation, Shuichi Fujimoto, Islam A.K.M Mahfzul, Shinichi Nishizawa and Hidetoshi Onodera, International Workshop on Design for Manufacturability & Yield (DFM&Y), 2010年, 通常, 英語
  61. Variability Characterization Using an RO-array Test Structure and Its Impact on Design, Shinichi Nishizawa, Hidetoshi Onodera, IEEE workshop on Design for Manufacturability and Yield (DFM&Y), 2010年, 通常, 英語

外部資金

競争的資金等の採択状況

  1. 科研費 若手B, フリップフロップの記憶保持特性を利用したトランジスタ特性ばらつきセンサ, 2017年, 2019年
  2. 科研費 基盤B, 高効率かつ高信頼で長時間動作可能な「もの」のインターネット機器の実現 (分担), 2016年, 2018年
  3. 科研費 基盤C, 高信頼性を要求される常時起動デバイスの特性変動の実測評価と動作レベルのモデル化 (分担), 2018年, 2020年
  4. 科研費 若手, スキャン設計の再利用による低コストなトランジスタ劣化量診断, 2021年, 2024年
  5. 科研費 基盤C, 設計・製造協調最適化を実現するドメイン特化セルライブラリの自動合成, 2025年, 2028年
  6. 科研費 基盤C, 電源電圧の動的制御による耐タンパ性LSI設計技法 (分担), 2024年, 2027年

社会活動

委員会等委員歴

  1. 情報処理学会 SLDM研究会 専門委員, 2015年, 2018年, 情報処理学会 SLDM研究会
  2. SASIMI Orgnization Committee (Presentation), 2016年, 2018年, SASIMI Workshop
  3. 電子情報通信学会, VLSI設計技術研究専門委員会 専門委員, 2018年, 2025年, 電子情報通信学会, VLSI設計技術研究専門委員会
  4. 情報処理学会 SLDM研究会 T-SLDM 編集委員, 2020年, 2023年, 情報処理学会 SLDM研究会
  5. SASIMI Orgnization Committee (TPC Sec.), 2021年, 2023年, SASIMI Workshop
  6. ASP-DAC Orgnization Committee, 2021年, ASP-DAC
  7. VLSI-TSA TPC Member, 2022年, VLSI-TSA
  8. 電子情報通信学会, 集積回路研究専門委員会 (ICD) 専門委員, 2023年, 電子情報通信学会, 集積回路研究専門委員会 (ICD)
  9. 電子情報通信学会, 集積回路研究専門委員会 (ICD) 英文論文誌編集委員, 2023年, 電子情報通信学会, 集積回路研究専門委員会 (ICD)
  10. 情報処理学会 SLDM研究会 専門委員, 2025年, 情報処理学会 SLDM研究会
  11. SASIMI TPC subcommittee chair (physical design), 2025年, SASIMI Workshop

学術雑誌論文査読歴

  1. 2024年, その他, 7
  2. 2023年, その他, 6
  3. 2022年, その他, 8
  4. 2021年, その他, 5
  5. 2020年, その他, 2
  6. 2019年, その他, 1
  7. 2018年, その他, 4
  8. 2017年, その他, 3
  9. 2016年, その他, 7