広島大学

基本情報

主な職歴

• 2001年05月01日, 東京大学, 大規模集積システム設計教育研究センター, 協力研究員 併任
• 2004年04月01日, 広島大学, 先端物質科学研究科半導体集積科学専攻, 兼任
• 2000年04月01日, 2001年03月31日, 広島大学, 工学部 併任, 文部教官 助教授
• 1999年04月01日, 2000年03月31日, 広島大学, 工学部 併任, 文部教官 助教授
• 1999年03月01日, 1999年03月31日, 広島大学, 工学部, 文部教官 助教授
• 1992年04月01日, 1999年02月28日, 広島大学, 工学部, 文部教官 助手
• 1996年04月01日, 1996年10月09日, 弓削商船高等専門学校, 併任, 講師
• 2001年04月01日, 広島大学, ナノデバイス・システム研究センター, 文部科学教官 助教授
• 1999年04月01日, 2001年03月31日, 東京大学, 大規模集積システム設計教育研究センター, 文部教官 助教授

学歴

• 広島大学, 工学研究科, システム工学, 日本, 1990年04月, 1992年03月
• 広島大学, 工学部, 第二類（電気系）電子物理工学課程, 日本, 1986年04月, 1990年03月

学位

• 博士（工学）　(広島大学)
• 修士（工学）　(広島大学)

教育担当

• 【学士課程】 工学部 : 第二類（電気電子・システム情報系） : 電子システムプログラム
• 【博士課程前期】 先進理工系科学研究科 : 先進理工系科学専攻 : 量子物質科学プログラム
• 【博士課程後期】 先進理工系科学研究科 : 先進理工系科学専攻 : 量子物質科学プログラム

担当主専攻プログラム

• 電気システム情報プログラム
• 電気・電子・システム・情報系プログラム
• 電子システムプログラム

研究分野

• 情報学 / 計算基盤 / 計算機システム
• 情報学 / 計算基盤 / 高性能計算
• 情報学 / 人間情報学 / 知覚情報処理
• 情報学 / 人間情報学 / 知能情報学
• 複合領域 / 人間医工学 / 医用システム
• 複合領域 / 人間医工学 / 生体医工学・生体材料学
• 工学 / 電気電子工学 / 電子デバイス・電子機器
• 工学 / 電気電子工学 / 電子・電気材料工学
• 工学 / 電気電子工学 / 制御・システム工学
• 農学 / 農業工学 / 農業環境・情報工学
• 情報学 / 情報学フロンティア / 生命・健康・医療情報学

研究キーワード

• 設計自動化|キャッシュ
• リアルタイム処理|集積回路
• 集積回路|画像圧縮
• レジスタファイル|画像分割
• デジタル・アナログ回路|大規模集積回路
• ベクトル量子化|画像分割
• 集積回路|連想メモリ
• 計算機援用設計|マルチポートメモリ
• 集積回路|連想メモリ
• 学習|動き検出

所属学会

• Asia and South Pacific Design Automation Conference(ASPDAC'00), 2000年
• Asia and South Pacific Design Automation Conference(ASPDAC'01), 2001年
• Asia and South Pacific Design Automation Conference(ASPDAC'02)
• Asia and South Pacific Design Automation Conference(ASPDAC'03)
• Asia and South Pacific Design Automation Conference(ASPDAC'04)
• Asia and South Pacific Design Automation Conference(ASPDAC'05), 2004年, 2005年
• Asia and South Pacific Design Automation Conference(ASPDAC'97), 1996年
• Asia and South Pacific Design Automation Conference(ASPDAC'98), 1997年
• Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'00), 2000年
• Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'01), 2001年
• Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'03)
• Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'04)
• Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'06)
• Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'97), 1997年
• Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'98), 1998年
• 情報処理学会, 1994年
• 電子情報通信学会, 1996年, 2001年
• IEEE
• ACM

教育活動

授業担当

1. 2025年, 学部専門, ２ターム, ＣＭＯＳ論理回路設計
2. 2025年, 学部専門, 通年, 卒業論文
3. 2025年, 修士課程・博士課程前期, セメスター（前期）, 電子工学セミナーA
4. 2025年, 修士課程・博士課程前期, セメスター（後期）, 電子工学セミナーB
5. 2025年, 修士課程・博士課程前期, 年度, 電子工学プレゼンテーション演習
6. 2025年, 修士課程・博士課程前期, １ターム, 電子工学特別演習A
7. 2025年, 修士課程・博士課程前期, ２ターム, 電子工学特別演習A
8. 2025年, 修士課程・博士課程前期, ３ターム, 電子工学特別演習B
9. 2025年, 修士課程・博士課程前期, ４ターム, 電子工学特別演習B
10. 2025年, 修士課程・博士課程前期, 年度, 量子物質科学特別研究
11. 2025年, 博士課程・博士課程後期, 年度, 量子物質科学特別研究

研究活動

学術論文（★は代表的な論文）

1. Parallel Software Encryption of AES Algorithm by Using CAM-Based Massive-Parallel SIMD Matrix Core for Mobile Accelerator, JOURNAL OF ADVANCES IN INFORMATION TECHNOLOGY, 14巻, 2号, pp. 355-362, 202304
   DOIを用いた論文検索結果へのリンク
2. Implementation of Floating-Point Arithmetic Processing on Content Addressable Memory-Based Massive-Parallel SIMD matriX Core, IEEJ TRANSACTIONS ON ELECTRICAL AND ELECTRONIC ENGINEERING, 18巻, 4号, pp. 546-558, 202304
   DOIを用いた論文検索結果へのリンク
3. 深層学習を用いたNICE分類に基づく大腸内視鏡画像診断支援の一手法, 第27回画像センシングシンポジウム論文集(SSII2021), pp. 1-5, 20210609
4. 深層学習を用いたJNET分類に基づく大腸内視鏡画像診断支援の一手法, 第27回画像センシングシンポジウム論文集(SSII2021), pp. 1-5, 20210609
5. 発汗機能検査Impression Mold 法のための深層学習を用いた発汗滴検出の一手法, 第27回画像センシングシンポジウム論文集(SSII2021), pp. 1-6, 20210609
6. 発汗機能検査Impression Mold 法のための深層学習を用いた皮丘・皮溝の自動解析手法, 第27回画像センシングシンポジウム論文集(SSII2021), pp. 1-5, 20210609
7. PARALLEL ISOLATION CHANNELS OF SOLUBLE SOLID REAGENTS FOR LONG TERM-USE NUTRIENT ANALYZER, The 25th International Conference on Miniaturized Systems for Chemistry and Life Sciences (microTAS 2021), pp. 1507-1508, 20211010
8. Floating-point arithmetic of content addressable memory-based massive-parallel SIMD matrix core, Proc. of RISP International workshop on Nonlinear Circuit, computer and Signal Processing (NCSP), 20210301
9. Correlating Microscopic and Macroscopic Variation With Surface-Potential Compact Model, IEEE ELECTRON DEVICE LETTERS, 30巻, 8号, pp. 873-875, 200908
   DOIを用いた論文検索結果へのリンク
10. Measurement-Based Ring Oscillator Variation Analysis, IEEE DESIGN & TEST OF COMPUTERS, 27巻, 5号, pp. 6-13, 2010
    DOIを用いた論文検索結果へのリンク
11. An associative memory-based learning model with an efficient hardware implementation in FPGA, EXPERT SYSTEMS WITH APPLICATIONS, 38巻, 4号, pp. 3499-3513, 201104
    DOIを用いた論文検索結果へのリンク
12. Analysis of Within-Die Complementary Metal-Oxide-Semiconductor Process Variation with Reconfigurable Ring Oscillator Arrays Using HiSIM, JAPANESE JOURNAL OF APPLIED PHYSICS, 50巻, 4号, 201104
    DOIを用いた論文検索結果へのリンク
13. Software-Based Parallel Cryptographic Solution with Massive-Parallel Memory-Embedded SIMD Matrix Architecture for Data-Storage Systems, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E94D巻, 9号, pp. 1742-1754, 201109
    DOIを用いた論文検索結果へのリンク
14. A Scalable Massively Parallel Processor for Real-Time Image Processing, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 46巻, 10号, pp. 2363-2373, 201110
    DOIを用いた論文検索結果へのリンク
15. An Architecture for Compact Associative Memories with Deca-ns Nearest-Match Capability up to Large Distances, IEEE International Solid-State Circuits Conference Digest of Tech. Papers (ISSCC’2001), pp. 170-171, 20010201
16. ★, Compact associative-memory architecture with fully-parallel search capability for the minimum Hamming distance, IEEE Journal of Solid-State Circuits, 37巻, 2号, pp. 218-227, 20020201
17. A RISC Architecture for high-speed execution of genetic algorithms, Proc. 2001 Genetic and Evolutionary Computation Conference=, pp. 1338-1345, 20010701
18. A parallel genetic algorithm with adaptive adjustment of genetic parameters, Proc. 2001 Genetic and Evolutionary Computation Conference=, pp. 679-686, 20010701
19. A performance-driven floorplanning method with precise area and interconnect delay estimation with wire sizing and buffer insertion, Proc. of the Tenth Workshop on Synthesis And System Integration of MIxed Technologies, pp. 226-233, 20011001
20. 任意時刻の複数プロセス故障を考慮したコータリに基づく分散相互排除アルゴリズム, J83-D-I巻, 8号, pp. 823-833, 20000801
21. An iterative improvement circuit partitioning algorithm under path delay constraints, IEICE Transactions on Fundamentals of Electronics= Communications and Computer Sciences, E83-A巻, 12号, pp. 2569-2576, 20001201
22. Timing-driven hierarchical global routing with wire-sizing and buffer-insertion for VLSI with multi-routing-layer, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. 99-104, 20000101
23. ★, Genetic algorithm accelerator GAA-II, Proc. of Asia and South Pacific Design Automation Conference 2000, pp. 9-10, 20000101
24. An adaptive genetic algorithm for VLSI floorplanning based on sequence-pair, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 3巻, pp. 65-68, 20000501
25. An architecture for compact associative memories with deca-ns nearest-match capability up to large distances, 2001 IEEE International Solid-State Circuits Conference (ISSCC 2001)= Dig. of Tech. Paper, 44巻, pp. 170-171, 20010201
26. スタンダードセルレイアウト設計におけるセル配置改良を伴うタイミングドリブン端子割り当てアルゴリズム, 40巻, 4号, pp. 1606-1617, 19990401
27. 遺伝的アルゴリズムにおける個体のエリート度に基づく遺伝オペレータとGAパラメータの適応的調整, J82-D-I巻, 9号, pp. 1135-1143, 19990901
28. 交差手法の適応的選択機能を組み込んだ遺伝的アルゴリズムのLSIチップによる実現, 41巻, 6号, pp. 1766-1776, 19990601
29. 遺伝的アルゴリズムにおける交差手法の適応的選択の一手法, J81-D-I巻, 7号, pp. 900-909, 19980701
30. A timing-driven global routing with pin assignment, block reshaping, and positioning for building block layout, IEICE Transactions on Fundamentals of Electronics= Communications and Computer Sciences, E81-A巻, 12号, pp. 2476-2484, 19981201
31. A timing-driven floorplanning algorithm with the Elmore delay model for building block layout, INTEGRATION= the VLSI journal, 27巻, 1号, pp. 57-76, 19990101
32. GAA : A VLSI genetic algorithm accelerator with on-the-fly adaptation of crossover operations, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 2巻, pp. 268-271, 19980501
33. Adapting parameters based on pedigree of individuals in a genetic algorithm, Proc. of the Symposium on Genetic Algorithms, pp. 510-517, 19980701
34. A circuit partitioning algorithm under path delay constraints, Proceedings of the IEEE Asia-Pacific Conference on Circuits and Systems, WT32-1.1巻, pp. 113-116, 19981101
35. A performance-driven global routing algorithm with wire-sizing and buffer-insertion, Proc. of the IEEE Asia-Pacific Conference on Circuits and Systems ’98, WT32-3.1巻, pp. 121-124, 19981101
36. Solving the rectangular problem by an adaptive GA based on sequence-pair, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. 181-184, 19990101
37. An LSI implementation of an adaptive genetic algorithm with on-the-fly crossover operator selection, Proc. of Asia and South Pacific Design Automation Conference ’99, pp. 37-40, 19990101
38. A timing-driven floorplanning algorithm with the Elmore delay model for building block layout, Proc. of International Conference on Very Large Scale Integration (VLSI’97), pp. 403-414, 19970801
39. Timing-driven pin assignment with improvement of cell placement in standard cell layout, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 3巻, pp. 1552-1555, 19970601
40. ★, On-the-fly crossover adaptation of genetic algorithm, Proc. of Genetic Algorithms in Engineering Systems : Innovations and Applications, pp. 197-202, 19970901
41. A timing-driven global routing algorithm with pin assignment, block reshaping, and positioning for building block layout, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. 577-583, 19980201
42. Solving the capacitor placement problem in a radial distribution system using an adaptive genetic algorithm, Proc. of the 5th International Conference on Parallel Problem Solving From Nature, pp. 1028-1037, 19980301
43. Mixed planar and H-V over-the-cell routing for standard cells with nonuniform over-the-cell routing capacities, IEICE Transactions on Information and Systems, E79-D巻, 10号, pp. 1419-1430, 19961001
44. An efficient timing-driven global routing method for standard cell layout, IEICE Transactions on Information and Systems, E79-D巻, 10号, pp. 1410-1418, 19961001
45. ★, Pin assignment with global routing for VLSI building block layout, IEEE Trans. on Computer-Aided Design on Integrated Circuits and Systems, 15巻, 12号, pp. 1575-1583, 19961201
46. A timing-driven placement algorithm with the Elmore delay model for row based VLSIs, INTEGRATION= the VLSI journal, 24巻, 1号, pp. 53-77, 19970101
47. A timing-driven global routing algorithm considering channel density minimization for standard cell layout, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 4巻, pp. 424-427, 19960501
48. An optimal pin assignment algorithm with improvement of cell placement in standard cell layout, Proceedings of the IEEE Asia-Pacific Conference on Circuits and Systems, pp. 381-384, 19961101
49. Par-POPINS: A timing driven parallel placement method with the Elmore delay model for row based VLSIs, Proc. of Asia and South Pacific Design Automation Conference, pp. 133-140, 19970101
50. A standard cell global routing algorithm with net selection for over-the-cell routing, Electronics and Communication in Japan part2, 78巻, 12号, pp. 102-115, 19951201
51. VLSIによる実現に適したグラフ２分割並列アルゴリズム, J78-A巻, 6号, pp. 692-701, 19950601
52. A three-layer over-the-cell multi-channel router for a new cell model, INTEGRATION= the VLSI journal, 21巻, 3号, pp. 171-189, 19960301
53. A verification algorithm for logic circuits with internal variables, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, pp. 1920-1921, 19950401
54. An MCM routing algorithm considering crosstalk, Proc. of 1995 IEEE International Symposium on Circuits and Systems, pp. 211-214, 19950401
55. A new system partitioning method under performance and physical constraints for multi-chip modules, Proc. of Asia and South Pacific Design Automation Conference, pp. 119-126, 19950801
56. ★, A new performance driven placement method with the Elmore delay model for row based VLSIs, Proc. of Asia and South Pacific Design Automation Conference, pp. 405-412, 19950801
57. A three-layer over-the-cell multi-channel routing method for a new cell model, Proc. of Asia and South Pacific Design Automation Conference, pp. 195-202, 19950801
58. A floorplanning method with topological constraint manipulation in VLSI building block layout, IEICE Transactions on Fundamentals of Electronics= Communications and Computer Sciences, E77-A巻, 12号, pp. 2053-2057, 19941201
59. A graph bisection algorithm based on subgraph migration, IEICE Transactions on Fundamentals of Electronics= Communications and Computer Sciences, E77-A巻, 12号, pp. 2039-2044, 19941201
60. セル上配線ネットの選択を同時に行うスタンダードセル方式概略配線アルゴリズム, J77-A巻, 12号, pp. 1708-1718, 19941201
61. A floorplanning method with topological constraint manipulation, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 1巻, pp. 165-168, 19940501
62. Three-layer channel routing for standard cells with column-dependent variable over-the-cell routing capacities, Proc. of 1994 IEEE Custom Integrated Circuits Conference, pp. 28.1.1-28.1.4, 19940501
63. A systolic graph partitioning algorithm for VLSI design, Proc. of 1994 IEEE International Symposium on Circuits and Systems, 1巻, pp. 225-228, 19940501
64. An optimal channel pin assignment algorithm for hierarchical building-block layout design, IEICE Trans. on Fundamentals of Electronics= Communications and Computer Science, E76-A巻, 10号, pp. 1636-1644, 19931001
65. Gate array placement based on mincut partitioning with path delay constraints, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, pp. 2059-2062, 19930501
66. A new global routing algorithm for over-the-cell routing in standard cell layouts, Proc. of European Design Automation Conference, pp. 116-121, 19930901
67. Optimal channel pin assignment with multiple intervals for building block layout, Proc. of European Design Automation Conference, pp. 348-353, 19920901
68. An integrated approach to pin assignment and global routing for VLSI building-block layout, Proc. of European Conference on Design Automation, pp. 24-28, 19930201
69. A performance-driven ?oorplanning method with precise area and interconnect delay estimation with wire sizing and buffer insertion, Proc. Synthesis and System Integration of Mixed Technologies 2001, pp. 226-233, 20010101
70. A RISC processor for high-speed execution of genetic algorithms, Proc. 2001 Genetic and Evolutionary Computation Conference, pp. 1338-1345, 20010701
71. A parallel genetic algorithm with adaptive adjustment of genetic parameters, Proc. 2001 Genetic and Evolutionary Computation Conference, pp. 679-686, 20010701
72. An Iterative Improvement Circuit Partitioning Algorithm under Path Delay Constraints, IEICE Trans. Fundamentals, E83-A巻, 12号, pp. 2569-2576, 20001201
73. 任意時刻の複数プロセス故障を考慮したコータリに基づく分散相互排除アルゴリズム, J83-D-I巻, 8号, pp. 823-833, 20000801
74. 交差手法の適応的選択機能を組み込んだ遺伝的アルゴリズムのLSI チップによる実現, 41巻, 6号, pp. 1135-1143, 20000601
75. An adaptive genetic algorithm for VLSI ?oorplanning based on sequence-pair, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 3号, pp. 65-68, 20000501
76. Genetic algorithm accelerator GAA-II, Proc. 2000 Asia-South Paci?c Design Automation Conference, pp. 9-10, 20000101
77. Timing-driven hierarchical global routing with wire-sizing and buffer-insertion for VLSI with multi-routing-layer, Proc. 2000 Asia-South Paci?c Design Automation Conference, pp. 99-104, 20000101
78. 遺伝的アルゴリズムにおける個体のエリート度に基づく遺伝オペレータとGA パラメータの適応的調整, J82-D-I巻, 9号, pp. 1135-1143, 19990901
79. スタンダードセルレイアウト設計におけるセル配置改良をともなうタイミングドリブン端子割当てアルゴリズム, 40巻, 4号, pp. 1606-1617, 19990401
80. A timing-driven ?oorplanning algorithm with the Elmore delay model for building block layout, INTEGRATION= the VLSI journal, 27巻, pp. 57-76, 19990101
81. An LSI implementation of an adaptive genetic algorithm with on-the-?y crossover operator selection, Proc. 2000 Asia-South Paci?c Design Automation Conference, pp. 37-40, 19990101
82. Solving the rectangular packing problem by an adaptive GA based on sequence pair, Proc. 2000 Asia-South Paci?c Design Automation Conference, pp. 181-184, 19990101
83. A timing-driven global routing algorithm with pin assignment, block reshaping, and positioning for building block layout, IEICE Trans. Fundamentals, E81-A巻, 12号, pp. 2476-2484, 19981201
84. A performance-driven global routing algorithm with wire-sizing and buffer-insertion, Proc. 1998 IEEE Asia-Paci?c Conference on Circuits and Systems, pp. 121-124, 19981101
85. A circuit partitioning algorithm under path delay constraints, Proc. 1998 IEEE Asia-Paci?c Conference on Circuits and Systems, pp. 113-116, 19981101
86. Solving the capacitor placement problem in a radial distribution system using an adaptive genetic algorithm, Proceedings of the 5-th Conference on Parallel Problem Solving from Nature, pp. 510-517, 19980901
87. Adapting parameters based on pedigree of individuals in a genetic algorithm, Proceedings of the Third Annual Genetic Programming Conference, pp. 510-517, 19980701
88. 遺伝的アルゴリズムにおける交差手法の適応的選択の一手法, J81-D-I巻, 7号, pp. 900-909, 19980701
89. GAA: A VLSI genetic algorithm accelerator with on-the-?y adaptation of crossover operators, 2巻, pp. 268-271, 19980501
90. A timing-driven global routing algorithm with pin assignment, block reshaping, and positioning for building block layout, Proceedings of the Asia-South Pacific Design Automation Conference, pp. 577-583, 19980101
91. On-the-?y crossover adaptation of genetic algorithms, Proc. of the IEE/IEEE Second International Conference on Genetic Algorithms in Engineering Systems(GALESIA ’97), pp. 197-202, 19970901
92. A timing-driven ?oorplanning algorithm with the Elmore delay model for building block layout, Proceedings of VLSI’97, pp. 403-414, 19970801
93. Timing-driven pin assignment with improvement of cell placement in standard cell layout, Proceedings of the 1997 IEEE International Symposium on Circuits and Systems, 3号, pp. 1552-1555, 19970601
94. A timing-driven placement algorithm with the Elmore delay model for row-based VLSIs, INTEGRATION= the VLSI journal, 24巻, 1号, pp. 53-77, 19970101
95. Pin assignment with global routing for VLSI building block layout, IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, 15巻, 12号, pp. 1575-1583, 19961201
96. An optimal pin assignment algorithm with improvement of cell placement in standard cell layout, Proceedings of the IEEE Asia-Pacific Conference on Circuits and Systems, pp. 381-384, 19961101
97. A timing-driven global routing algorithm considering channel density minimization for standard cell layout, Proceedings of the 1996 IEEE International Symposium on Circuits and Systems, 4号, pp. 424-427, 19960501
98. A three-layer over-the-cell multi-channel router for a new cell model, INTEGRATION= the VLSI journal, 21巻, 3号, pp. 171-189, 19960101
99. Mixed planar and H-V over-the-cell routing for standard cells with nonuniform over-thecell routing capacities, IEICE Trans. Inf. ＆ Syst., E79-D巻, 10号, pp. 1419-1430, 19960101
100. An effcient timing-driven global routing method for standard cell layout, IEICE Trans. Inf. ＆ Syst., E79-D巻, 10号, pp. 1410-1418, 19960101
101. VLSI による実現に適したグラフ２分割並列アルゴリズム, J78-A巻, 6号, pp. 692-701, 19950601
102. A new performance driven placement method with the Elmore delay model for row based VLSIs, Proceedings of the Asia-South Paci?c Design Automation Conference, pp. 405-412, 19950801
103. A three-layer over-the-cell multi-channel routing method for a new cell model, Proceedings of the Asia-South Paci?c Design Automation Conference, pp. 195-202, 19950801
104. A new system partitioning method under performance and physical constraints for multichip modules, Proceedings of the Asia-South Paci?c Design Automation Conference, pp. 119-126, 19950801
105. A veri?cation algorithm for logic circuits with internal variables, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 3号, pp. 1920-1923, 19950401
106. An MCM routing algorithm considering crosstalk, Proceedings of the 1995 IEEE International Symposium on Circuits and Systems, 1号, pp. 211-214, 19950401
107. A graph bisection algorithm based on subgraph migration, IEICE Trans. Fundamentals, E77-A巻, 12号, pp. 2039-2044, 19941201
108. セル上配線ネットの選択を同時に行うスタンダードセル方式概略配線アルゴリズム, J77-A巻, 12号, pp. 1708-1718, 19941201
109. A systolic graph partitioning algorithm for VLSI design, Proceedings of the 1994 IEEE International Symposium on Circuits and Systems, 1号, pp. 225-228, 19940501
110. A ?oorplanning method with topological constraint manipulation, Proceedings of the 1994 IEEE International Symposium on Circuits and Systems, 1号, pp. 165-168, 19940501
111. Three-layer channel routing for standard cells with column-dependent variable over-the-cell routing capacities, Proceedings of the IEEE 1994 Custom Integrated Circuits Conference, 1号, pp. 643-646, 19940501
112. An optimal channel pin assignment algorithm for hierarchical building-block layout design, IEICE Trans. Fundamentals, E76-A巻, 10号, pp. 1636-1644, 19930101
113. A new global routing algorithm for over-the-cell routing in standard cell layouts, Proceedings of the European Design Automation Conference with EURO-VHDL ’93, pp. 116-121, 19930901
114. Gate array placement based on mincut partitioning with path delay constraints, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, pp. 2059-2062, 19930501
115. An integrated approach to pin assignment and global routing for VLSI building-block layout, Proceedings of the European Conference on Design Automation with the European Event in ASIC Design, pp. 24-28, 19930201
116. An optimal channel pin assignment with multiple intervals for building block layout, Proceedings of the European Design Automation Conference with EURO-VHDL ’93, pp. 348-353, 19920901
117. 適応的遺伝的アルゴリズムに基づくVLSIフロアプランニングの一手法, 情報処理学会論文誌, 43巻, 5号, pp. 1361-1371, 20020501
118. A Performance-Driven Floorplanning Method with Interconnect Performance Estimation, IEICE Transactions on Fundametals of Electronics= Communications and Computer Sciences, E85-A巻, 12号, pp. 2775-2784, 20021201
119. 遺伝的アルゴリズムの高速実行に適した命令セットを持つ専用RISC プロセッサDLX-GA, 情報処理学会論文誌, 44巻, 2号, pp. 340-343, 20030201
120. Fully-parallel pattern-matching engine with dynamic adaptability to Hamming or Manhattan distance, Proc. of 2002 Symposium on VLSI Circuits, pp. 252-255, 20020601
121. Digital gray-scale/color image-segmentation architecture for cell-network-based real-time applications, Proc. of The 2002 International Technical Conference On Circuits/Systems= Computers and Communications (ITC-CSCC2003), pp. 670-673, 20020701
122. Real-time segmentation architecture of gray-scale/color motion pictures and digital test-chip implementation, Proc. of the 2002 IEEE Asia-Pacific Conference on ASICs (AP-ASIC2002), pp. 237-240, 20020801
123. Low-complexity, highly-parallel color motion-picture segmentation architecture for compact digital CMOS implementation, 1994 International Conf. on Solid State Devices and Materials, pp. 242-243, 20020901
124. Fully parallel nearest Manhattan-distance-search memory with large reference-pattern number, Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials (SSDM2002), pp. 254-255, 20020901
125. A nearest-Hamming-distance search memory with fully parallel mixed digital-analog match circuitry, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. 591-592, 20030101
126. Optimized Bank-Based Multi-Port Memories through a Hierarchical Multi-Bank Structure, Proc. of the 11th Workshop on Synthesis And System Integration of MIxed Technologies (SASIMI 2003), pp. 323-330, 20030401
127. High Access Bandwidth Multi-Port-Cache Design with Compact Hierarchical 1-Port-Bank Structure, Proc. of the 11th Workshop on Synthesis And System Integration of MIxed Technologies (SASIMI 2003), pp. 394-400, 20030401
128. An Associative Memory for Real-Time Applications Requiring Fully Parallel Nearest Manhattan-Distance-Search, Proc. of the 11th Workshop on Synthesis And System Integration of MIxed Technologies (SASIMI 2003), pp. 200-205, 20030401
129. A High-speed and Low Power Hierarchical Multi-Port Cache, Proc. of the 6th International Symposium on low-power and high-speed chip (COOL Chips VI), pp. in press, 20030401
130. CMOS Test Chip for a High-Speed Digital Image-Segmentation Architecture with Pixel-Parallel Processing, Proc. of The 2002 International Technical Conference On Circuits/Systems= Computers and Communications (ITC-CSCC2003), pp. in press, 20030701
131. A Novel Hierarchical Multi-port Cache, Proc. of ESSCIRC2003, pp. in press, 20030901
132. Compact Associative-Memory Architecture with Fully-Parallel Search Capability for the Minimum Hamming Distance, IEEE Journal of Solid-State Circuits, 37巻, 2号, pp. 218-227, 20020201
133. Fully-Parallel Pattern-Matching Engine with Dynamic Adaptability to Hamming or Manhattan Distance, 1999 Symposium on VLSI Circuits Dig. of Technical Papers, pp. 252-255, 20020601
134. Digital Gray-Scale/Color Image-Segmentation Architecture for Cell-Network-Based Real-Time Applications, Proc. 1996 International Technical Conference on Circuits/Systems= Computers and Communications(ITC-CSCC), pp. 670-673, 20020601
135. Real-Time Segmentation Architecture of Gray-Scale/Color Motion Pictures and Digital Test-Chip Implementation, Proc. of the 2002 IEEE Asia-Pacific Conference on ASICs (AP-ASIC2002), pp. 237-240, 20020701
136. Low-Complexity, Highly-Parallel Color Motion-Picture Segmentation Architecture for Compact Digital CMOS Implementation, 1994 International Conf. on Solid State Devices and Materials, pp. 242-243, 20020901
137. Fully Parallel Nearest Manhattan-Distance-Search Memory with Large Reference-Pattern Number, Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials (SSDM’2002), pp. 254-255, 20020901
138. A Nearest-Hamming-Distance Search Memory with Fully Parallel Mixed Digital-Analog Match Circuitry, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. 591-592, 20030101
139. An Associative Memory for Real-Time Applications Requiring Fully-Parallel Nearest Manhattan-Distance Search, 11th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI’2003), pp. 200-205, 20030401
140. Optimized Bank-Based Multi-Port Memories through a Hierarchical Multi-Bank Structure, 11th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI’2003), pp. 323-330, 20030401
141. High Access Bandwidth Multi-Port-Cache Design with Compact Hierarchical 1-Port-Bank Structure, 11th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI’2003), pp. 394-400, 20030401
142. High-Speed and Low-Power Multi-Port-Cache, Proceedings of COOL Chips VI, pp. 76, 20030501
143. A Novel Hierarchical Multi-Port Cache, Proceedings of the 26th European Solid-State Circuits Conference (ESSCIRC’2000), pp. in press, 20030901
144. Low-Power Real-Time Region-Growing Image-Segmentation in 0.35mm CMOS due to Subdivided-Image and Boundary-Active-Only Architectures, Extended Abstracts of the 2001 International Conference on Solid State Devices and Materials (SSDM’2001), pp. 146-147, 20030901
145. Combined Data/Instruction Cache with Bank-Based Multi-Port Architecture, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM2003), pp. 150-151, 20030901
146. A Hierarchical 512-Kbit SRAM with 8 Ports in 130nm CMOS, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM2003), pp. 152-153, 20030901
147. Associative Memory with Fully Parallel Nearest-Manhattan-Distance Search for Low-Power Real-Time Single-Chip Applications, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC2001), pp. in press, 20040101
148. Bank-Type Multiport Register File for Highly-Parallel Processors, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM2003), pp. 400-401, 20030901
149. 350nm CMOS Test-Chip for Architecture Verification of Real-Time QVGA Color-Video Segmentation at the 90nm Technology Node, Proc. of Asia and South Pacific Design Automation Conference (ASP-DAC2004), pp. in press, 20040101
150. Compact 12-Port Multi-Bank Register File Test-Chip in 0.35um CMOS for Highly Parallel Processors, Proc. of Asia and South Pacific Design Automation Conference (ASP-DAC2004), pp. in press, 20040101
151. A 143MHz, 1.1W, 32mm2, 4.5Mb dynamic ternary CAM in 130nm embedded DRAM technology with pipelined hierarchical searching and row/column-shift redundancy architecture, 2004 IEEE International Solid-State Circuits Conference (ISSCC 2004)= Dig. of Tech. Paper, pp. 208-209, 20040201
152. 遺伝的アルゴリズムの高速実行に適した命令セットを持つ専用RISC プロセッサDLX-GA, 情報処理学会論文誌, 44巻, 2号, pp. 340-343, 20030201
153. オンチップ・マルチプロセッサ用共有キャッシュの実現方式の検討とその性能面積評価, 信学技報, pp. in press, 20040401
154. Efficient Video-Picture Segmentation Algorithm for Cell-Network-Based Digital CMOS Implementation, IEICE Transactions on Information and Systems, pp. in press, 20040401
155. Analog-Circuit-Component Optimization with Genetic Algorithm, The 2004 IEEE International Midwest Symposium on Circuits and Systems, 1巻, pp. 489-492, 20040401
156. オンチップ・マルチプロセッサ用共有キャッシュの実現方式の検討とその性能面積評価, IEICE Trans. on Information ＆ Systems Part 1, J87-D-I巻, 3号, pp. 350-363, 20040301
157. Efficient Video-Picture Segmentation Algorithm for Cell-Network-Based Digital CMOS Implementation, IEIEC Trans. Inf. ＆ Syst., E87-D巻, 2号, pp. 500-503, 20040201
158. Distributed versus centralized crossbar function for realizing bank-based multiport memories, IEE Electronics Letters, 40巻, 2号, pp. 101-1-3, 20040101
159. Distributed-crossbar architecture for area-efficient combined data/instruction caches with multiple ports, IEE Electronics Letters, 40巻, 3号, pp. 160-162, 20040201
160. A Cost-Efficient High-Performance Dynamic TCAM with Pipelined Hierarchical Searching and Shift Redundancy Architecture, IEEE Journal of Solid-State Circuits, 39巻, pp. in press, 20050401
161. A Cost-Efficient Dynamic Ternary CAM in 130nm CMOS Technology with Planar Complementary Capacitors and TSR Architecture, 1999 Symposium on VLSI Circuits Dig. of Technical Papers, pp. 83-84, 20040601
162. Proposition and Evaluation of a Bank-Based Multi-Port Memory with Blocking Network, Proceedings of the 2004 International Technical Conference on Circuits/Systems= Computers and Communications (ITC-CSCC2004), pp. 6C2L-3-1-6C2L-3-4, 20040701
163. Low-Power Design for Real-Time Image Segmentation LSI and Compact Digital CMOS Implementation, Proceedings of the 2004 IEEE Asia-Pacific Conference on ASICs (AP-ASIC2004), pp. 432-433, 20040801
164. Low Power Bank-based Multi-port SRAM Design due to Bank Standby Mode, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, 1巻, pp. 569-572, 20040701
165. Reference-Pattern Learning and Optimization from an Input-Pattern Stream for Associative-Memory-Based Pattern-Recognition System, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2004), 1巻, pp. 561-564, 20040701
166. Optimized Multi-Stage Minimum-Distance-Search Circuit with Feedback Stabilization for Fully-Parallel Associative Memories, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2004), 1巻, pp. 161-164, 20040701
167. Analog-Circuit-Component Optimization with Genetic Algorithm, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2004), 1巻, pp. 489-492, 20040701
168. A Hierarchical Placement Method for Standard Cell Layout Based on Wire Length Driven Clustering, Proceedings of the 2004 IEEE International Midwest Symposium on Circuits and Systems, III巻, pp. 423-426, 20040701
169. Digital Low-Power Real-Time Video Segmentation by Region Growing, 1994 International Conf. on Solid State Devices and Materials, pp. 138-139, 20040901
170. Automatic Pattern-Learning Architecture Based on Associative Memory and Short/Long Term Storage Concept, Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials (SSDM2004), pp. 362-363, 20040901
171. Bank-Type Associative Memory for High-Speed Nearest Manhattan Distance Search in Large Reference-Pattern Space, Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials (SSDM2004), pp. 360-361, 20040901
172. Highly Efficient Switch Architecture Based on Banked Memory with Multiple Ports, 12th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI2004), pp. 491-498, 20041001
173. Real-Time Segmentation of Large-Scale Images by Pipeline Processing with Small-Size Cell Network, 12th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI2004), pp. 95-102, 20041001
174. A Numerical Approach for Snake Models and Implementation with an FPGA Architecture, Proceedings of the Annual Workshop on Circuits= Systems and Signal Processing (ProRISC’2004), pp. in press, 20041001
175. A Low-Power Video Segmentation LSI with Boundary-Active-Only Architecture, Proceedings of the Asia and South Pacific Design Automation Conference (ASP-DAC’2000), pp. in press, 20051001
176. Chip Size and Performance Evaluations of Shared Cache for On-chip Multiprocessors, Systems and Computers in Japan, pp. in press, 20050401
177. Embedded Low-Power Dynamic TCAM Architecture with Transparently Scheduled Refresh, IEICE Trans. on Electronics, E88-C巻, pp. in press, 20050401
178. Object Tracking in Video Pictures based on Image Segmentation and Pattern Matching, Proc. of 2005 IEEE International Symposium on Circuits and Systems (ISCAS2005), pp. in press, 20050501
179. CAM-based VLSI Architecture for Huffman Coding with Real-time Optimization of the Code Word Table, Proc. of 2005 IEEE International Symposium on Circuits and Systems (ISCAS2005), pp. in press, 20050601
180. Design of Superscalar Processor with Multi-Bank Register File, Proc. of 2005 IEEE International Symposium on Circuits and Systems (ISCAS2005), pp. in press, 20050601
181. Chip Size and Performance Evaluations of Shared Cache for On-chip Multiprocessors, IEICE Trans. on Information ＆ Systems Part 1, J87-D-I巻, 4号, pp. 350-363, 20040401
182. Efficient Video-Picture Segmentation Algorithm for Cell-Network-Based Digital CMOS Implementation, IEICE Trans. on Information ＆ Systems, E87-D巻, 2号, pp. 500-503, 20040201
183. Distributed against centralized crossbar function for realizing bank-based multiport memories, IEE Electronics Letters, 40巻, 2号, pp. 101-103, 20040101
184. Distributed-crossbar architecture for area-efficient combined data/instruction caches with multiple ports, IEE Electronics Letters, 40巻, 3号, pp. 160-162, 20040201
185. A Cost-Efficient High-Performance Dynamic TCAM With Pipelined Hierarchical Searching and Shift Redundancy Architecture, IEEE Journal of Solid-State Circuits, 40巻, 1号, pp. 245-253, 20050101
186. Core-level magnetic-circular-dichroism study of an Fe single crystal, Fe-Pt alloys, and an Fe/Pt multilayer, Physical Review B, 53巻, 13号, pp. 8219-8222, 19940401
187. Magnetic circular dichroism study of KBr and RbBr, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 247-250, 19960501
188. Magnetic circular dichroism of Excitons in KI and RbI, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 295-298, 19960501
189. Magnetic circular dichroism in CoS_2_ at the L_2,3_ and M_2,3_ core edges, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 255-258, 19960501
190. Core-level magnetic circular dichroism in Fe_7_S_8_ and Fe_7_Se_8_, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 259-262, 19960501
191. Core-level magnetic circular dichroism in Co/Pt multilayers with varying Co-layer thicknesses, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 271-274, 19960501
192. Magneto-optical Kerr spectra of epitaxially grown Fe(001) and Fe(110) films in the range 1.5-10eV, Journal of Magnetism and Magnetic Materials, 177-181巻, pp. 1251-1252, 19980101
193. Photoemission magnetic circular dichroism study of the ferromagnetic transition-metal oxide SrRuO_3_, Journal of Electron Spectroscopy and Related Phenomena, 92巻, 1-3号, pp. 41-44, 19980501
194. A compact molecular-beam epitaxy apparatus for in situ soft X-ray magnetic circular dichroism experiments, Journal of Synchrotron Radiation, 5巻, pp. 1038-1041, 19980501
195. Perpendicular magnetic anisotropy caused by interfacial hybridization via enhanced orbital moment in Co/Pt multilayers: magnetic circular X-ray dichroism study, Physical Review Letters, 81巻, 23号, pp. 5229-5232, 19981201
196. Soft X-ray magnetic circular dichroism in La_1-x_Sr_x_MnO_3_ and SrFe_1-x_Co_x_O_3_, Journal of Magnetic Society of Japan, 23巻, pp. 341-345, 19990101
197. Soft X-ray magnetic circular dichroism in 3d transition-metal chalcogenides, Journal of Magnetic Society of Japan, 23巻, pp. 504-506, 19990101
198. Magnetic anisotropy, interfacial hybridization, and orbital magnetic moment in Co/Pt multilayers, Journal of Magnetic Society of Japan, 34巻, pp. 578-580, 19990101
199. A Cost-Efficient Dynamic Ternary CAM in 130nm CMOS Technology with Planar Complementary Capacitors and TSR Architecture, 1999 Symposium on VLSI Circuits Dig. of Technical Papers, pp. 83-84, 20030601
200. CMOS Test Chip for a High-Speed Digital Image-Segmentation Architecture with Pixel-Parallel Processing, Proc. 1996 International Technical Conference on Circuits/Systems= Computers and Communications(ITC-CSCC), pp. 284-287, 20030501
201. Low-Power Real-Time Region-Growing Image-Segmentation in 0.35um CMOS due to Subdivided-Image and Boundary-Active-Only Architectures, Extended Abstracts of the 2001 International Conference on Solid State Devices and Materials (SSDM’2001), pp. 146-147, 20030901
202. Bank-Type Multiport Register File for Highly-Parallel Processors, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM’2003), pp. 400-401, 20030901
203. Combined Data/Instruction Cache with Bank-Based Multi-Port Architecture, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM’2003), pp. 152-153, 20030901
204. A Hierarchical 512-Kbit SRAM with 8 Read/Write Ports in 130nm CMOS, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials (SSDM’2003), pp. 150-151, 20030901
205. Compact 12-Port Multi-Bank Register File Test Chip in 0.35um CMOS for Highly Parallel Processors, Proceedings of the Asia and South Pacific Design Automation Conference (ASP-DAC‘2004), pp. 551-552, 20040101
206. Associative Memory with Fully Parallel Nearest-Manhattan-Distance Search for Low-Power Real-Time Single-Chip Applications, Proceedings of the Asia and South Pacific Design Automation Conference (ASP-DAC‘2004), pp. 543-544, 20040101
207. A 143MHz, 1.1W, 4.5Mb dynamic TCAM with hierarchical searching and shift redundancy architecture, IEEE International Solid-State Circuits Conference Digest of Tech. Papers (ISSCC’2001), pp. 208-209, 20040201
208. Proposition and Evaluation of a Bank-Based Multi-Port Memory with Blocking Network, Proc. 1996 International Technical Conference on Circuits/Systems= Computers and Communications(ITC-CSCC), pp. 6C2L-3, 20040501
209. Low-Power Design for Real-Time Image Segmentation LSI and Compact Digital CMOS Implementation, Proceedings of the 2004 IEEE Asia-Pacific Conference on ASICs (AP-ASIC2004), pp. 432-433, 20040501
210. Low Power Bank-based Multi-port SRAM Design due to Bank Standby Mode, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2004), pp. 569-572, 20040701
211. Reference-Pattern Learning and Optimization from an Input-Pattern Stream for Associative-Memory-Based Pattern-Recognition System, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2004), pp. 561-564, 20040701
212. Optimized Multi-Stage Minimum-Distance-Search Circuit with Feedback Stabilization for Fully-Parallel Associative Memories, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2004), pp. 161-164, 20040701
213. Analog-Circuit-Component Optimization with Genetic Algorithm, Proceedings of the 47th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2004), pp. 489-492, 20040701
214. Digital Low-Power Real-Time Video Segmentation by Region Growing, 1994 International Conf. on Solid State Devices and Materials, pp. 138-139, 20040901
215. Automatic Pattern-Learning Architecture Based on Associative Memory and Short/Long Term Storage Concept, Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials (SSDM’2004), pp. 362-363, 20040901
216. Bank-Type Associative Memory for High-Speed Nearest Manhattan Distance Search in Large Reference-Pattern Space, Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials (SSDM’2004), pp. 360-361, 20040901
217. Highly Efficient Switch Architecture Based on Banked Memory with Multiple Ports, 12th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI’2004), pp. 491-498, 20041001
218. Real-Time Segmentation of Large-Scale Images by Pipeline Processing with Small-Size Cell Network, 12th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI’2004), pp. 95-102, 20041001
219. A Numerical Approach for Snake Models and Implementation with an FPGA Architecture, Proceedings of the Annual Workshop on Circuits= Systems and Signal Processing (ProRISC’2004), pp. 1-6, 20041101
220. A Low-Power Video Segmentation LSI with Boundary-Active-Only Architecture, Proceedings of the Asia and South Pacific Design Automation Conference (ASP-DAC‘2005), pp. D13-D14, 20050101
221. Linear and magnetic circular dichroism in the Ce 4d X-ray absorption spectroscopy of CeRh/sub 3/B/sub 2/, Physica B (Netherlands), 186-188巻, pp. 83-85, 19930401
222. Soft-X-ray linear-dichroism and magnetic-circular-dichroism studies of CeRh/sub 3/B/sub 2/: large crystal-field splitting and anomalous ferromagnetism, Phys. Rev. B= Condens. Matter (USA), 51巻, 20号, pp. 13952-13960, 19950401
223. Antiferromagnetic-to-ferromagnetic transition induced by diluted Co in SrFe1－xCoxO3: Magnetic circular x-ray dichroism study, Phys. Rev. B, 71巻, pp. 104401/1-5, 20050401
224. In-situ DC oxygen-discharge cleaning system for optical elements., Review of Scientific Instruments, 60巻, 7号, pp. 2034-2037, 19890401
225. Core-level magnetic circular dichroism in Fe_7_S_8_ and Fe_7_Se_8_, Journal of Electron Spectroscopy and Related Phenomena, 78巻, pp. 259-262, 19960401
226. Magnetic circular X-ray dichroism in Fe_7_S_8_ and Fe_7_Se_8_, Japanese Journal of Applied Physics, 79巻, 8号, pp. 5707-, 19960401
227. Correlating Microscopic and Macroscopic Variation with Surface-Potential Compact Model, IEEE Electron Device Letters, 30巻, 8号, pp. 873-875, 20090801
228. Low-Power Silicon-Area-Efficient Image Segmentation Based on a Pixel-Block Scanning Architecture, Jpn. J. Appl. Phys., 48巻, 4号, pp. 04C078, 20090401
229. Integration Architecture of Content Addressable Memory and Massive-Parallel Memory-Embedded SIMD Matrix for Versatile Multimedia Processor, IEICE Trans. on Electronics, E91-C巻, 9号, pp. 1409-1418, 20080901
230. 4-Port Unified Data/Instruction Cache Design with Distributed Crossbar and Interleaved Cache-Line Words, IEICE Trans. on Electronics, E90-C巻, 11号, pp. 2157-2160, 20071101
231. Acceleration of DCT Processing with Massive-Parallel Memory-Embedded SIMD Matrix Processor, IEICE Trans. on Information & Systems, E90-D巻, 8号, pp. 1312-1215, 20070801
232. Realization of K-Nearest-Matches Search Capability in Fully-Parallel Associative Memories, IEICE Trans. on Fundamentals, E90-A巻, 6号, pp. 1240-1243, 20070601
233. Mixed Digital-Analog Associative Memory Enabling Fully-Parallel Nearest Euclidean Distance Search, Jpn. J. Appl. Phys., 46巻, 4B号, pp. 2231-2237, 20070401
234. A 2-stage-pipelined 16 Port SRAM with 590 Gbps Random Access Bandwidth and Large Noise Margin, IEICE Electronics Express, 4巻, 2号, pp. 21-25, 20070116
235. Scalable FPGA/ASIC Implementation Architecture for Parallel Table-lookup Coding Using Multi-ported Content Addressable Memory, IEICE Trans. on Information & Systems, E90-D巻, 1号, pp. 346-354, 20070101
236. Real-Time Huffman Encoder with Pipelined CAM-Based Data Path and Code-Word-Table Optimizer, IEICE Trans. on Information & Systems, E90-D巻, 1号, pp. 334-345, 20070101
237. A Reliability-Enhanced TCAM Architecture with Associated Embedded DRAM and ECC, IEICE Trans. on Electronics, E89-C巻, 11号, pp. 1612-1619, 20061101
238. Performance Evaluation of Superscalar Processor with Multi-Bank Register File and an Implementation Result, WSEAS Transactions on Computer, 9巻, 5号, pp. 1993-2000, 20060901
239. Boundary-Active-Only Adaptive Power-Reduction Scheme for Region-Growing Video Segmentation, IEICE Trans. on Information & Systems, E89-D巻, 3号, pp. 1299-1302, 20060301
240. Evaluation of Bank based Multi-port Memory Architecture with Blocking Network, Wiley, Systems & Computers in Japan, 37巻, 2号, pp. 22-33, 20060201
241. Pixel-Parallel Digital-CMOS Implementation of Image-Segmentation by Region Growing, IEE Proc. Circuits, Devices & Systems, 152巻, 12号, pp. 579-589, 20051201
242. Chip Size and Performance Evaluations of Shared Cache for On-chip Multiprocessors, Systems & Computers in Japan, 36巻, 9号, pp. 1-13, 20050901
243. A CAM-based signature-matching co-processor with application-driven power-reduction features, IEICE Trans. on Electronics, E88-C巻, 6号, pp. 1332-1342, 20050601
244. Evaluation of a Bank-based Multi-port Memory Architecture with Blocking Network, IEICE Trans. on Fundamentals of Electronics, Communications and Computer Science, J88-A巻, 4号, pp. 498-510, 20050401
245. Embedded Low-Power Dynamic TCAM Architecture with Transparently Scheduled Refresh, IEICE Trans. on Electronics, E88-C巻, 4号, pp. 622-629, 20050401
246. Variation Analysis of CMOS Technologies Using Surface-Potential MOSFET Model, Proceedings of the 8th International Symposium on Diagnostics & Yield (D&Y’2009), 20090601
247. VLSI Design of a Handwritten-Character Learning and Recognition system based on Associative Memory, 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2009), pp. 161-166, 20090327
248. Analysis of Process Variations in 90-nm CMOS Technology with Ring Oscillators, 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2009), pp. 446-449, 20090327
249. Improved Region-Growing Image-Segmentation Algorithm Based on HSV Color Space, 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2009), pp. 167-171, 20090328
250. A Ternary Multi-Ported Content Addressable Memory Architecture utilizing Asynchronous Multiple Search-Operation Technology, 15th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2009), pp. 224-229, 20090328
251. Low Power and Area Efficient Image Segmentation VLSI Architecture Using 2-Dimensional Pixel-Block Scanning, Proceedings of International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS’2008), pp. 441-444, 20090228
252. Grouping Method based on Feature Matching for Tracking and Recognition of Complex Objects, Proceedings of International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS’2008), pp. 421-424, 20090228
253. Low-Power Image-Segmentation VLSI Design Based on a Pixel-Block Scanning Architecture, Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials (SSDM’2008), pp. 474-475, 20081008
254. Static-Noise-Margin Analysis of Major SRAM-Cell Type under Production Variation for a 90nm CMOS Process, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 261-265, 20071017
255. Hardware Realization of Two-Stage Pattern Matching System using Fully-Parallel Associative Memories, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 32-37, 20071015
256. An Effective Parallel Coding Architecture Utilizing Characteristics of Multimedia Application, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 74-80, 20071015
257. Area Efficieant Fully Parallel Associative Memory with Fast Winner Search Capability, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 38-41, 20071016
258. Acceleration of Advanced Encryption Standard (AES) Processing on a CAM Enhanced Super Parallel SIMD Processor, 4th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 26-31, 20071016
259. Associative Memory Design Realizing Reference-Pattern Recognition and Learning based on Short/Long-Term Storage Concept, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 21-25, 20071016
260. Performance Evaluation of Region-Growing Image Segmentation Using Two-Dimensional Image-Block Scanning, 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2007), pp. 69-73, 20071016
261. A 0.6-Tbps, 16-Port SRAM Design with 2-Stage-Pipeline and Multi-Stage-Sensing Scheme, Proceedings of the 33nd European Solid-State Circuits Conference (ESSCIRC‘2007), pp. 320-323, 20070912
262. CAM Enhanced Super Parallel SIMD Processor with High-Speed Pattern Matching Capability, Proceedings of the 50th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2007), pp. 803-806, 20070824
263. Efficient Vertical/Horizontal-Space 1D-DCT Processing Based on Massive-Parallel Matrix-Processing Engine, Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’07), pp. 525-528, 20070501
264. Developing a Reliable Learning Model for Cognitive Classification Tasks Using an Associative Memory, IEEE Symposium on Computational Intelligence in Image and Signal Processing (CIISP’2007), pp. 214-219, 20070401
265. Huffman Encoding Architecture with Self-Optimizing Performance and Multiple CAM-Match Utilization, Proc. of the IEEE TENCON (TENCON’2006), pp. CA2.3, 20061101
266. Unified Data/Instruction Cache with Hierarchical Multi-Port Architecture and Hidden Precharge Pipeline, Proc. of the IEEE Asia Pacific Conference on Circuits and Systems (APCCAS’2006), pp. 1299-1302, 20061201
267. Application of Multi-ported CAM for Parallel Coding, Proc. of the IEEE Asia Pacific Conference on Circuits and Systems (APCCAS’2006), pp. 1681-1684, 20061201
268. An FPGA-Based Region-Growing Video Segmentation System with Boundary-Scan-Only LSI Architecture”, Proc. of the IEEE Asia Pacific Conference on Circuits and Systems (APCCAS’2006), pp. 946-949, 20061201
269. Fully Parallel Associative Memory Architecture with Mixed Digital-Analog Match Circuit for Nearest Euclidean Distance Search, Proc. of the IEEE Asia Pacific Conference on Circuits and Systems (APCCAS’2006), pp. 1311-1324, 20061201
270. Image-Scan Video Segmentation Architecture and FPGA Implementation, Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials (SSDM’2006), pp. 590-591, 20060901
271. Nearest Euclidean-Distance-Search Associative Memory Architecture with Fully Parallel Mixed Digital-Analog Match Circuitry, Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials (SSDM’2006), pp. 282-283, 20060901
272. Multi-Bank Register File for Increased Performance of Highly-Parallel Processors, Proceedings of the 32nd European Solid-State Circuits Conference (ESSCIRC‘2006), pp. 154-157, 20060901
273. Performance Evaluation of Superscalar Processor with Multi-Bank Register File Using SPEC2000, Proceedings of the 10th WSEAS International Conference on COMPUTERS, pp. 1062-1067, 20060701
274. A Learning OCR System Using Short/Long-term Memory Approach and Hardware Implementation in FPGA, Proceedings of the 2006 IEEE Congress on Evolutionary Computation (WCCI‘2006), pp. 2702-2708, 20060701
275. Minimum Euclidean Distance Associative Memory Architecture with Fully-Parallel Search Capability, 13th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI’2006), pp. 350-354, 20060401
276. Multi-Object Tracking VLSI Architecture using Image-Scan based Region Growing and Feature Matching, Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’06), pp. 5575-5578, 20060501
277. Image Segmentation and Pattern Matching Based FPGA/ASIC Implementation of Real-Time Object Tracking, Proceedings of the Asia and South Pacific Design Automation Conference (ASP-DAC‘2006), pp. 176-181, 20060101
278. Highly Parallel Huffman Encoding by Exploiting Multiple Matches in Content Addressable Memory, Proceedings of the International SoC Design Conference (ISOCC’2005), pp. 313-316, 20051101
279. Image-Scan Architecture for Efficient FPGA/ASIC Implementation of Video-Segmentation by Region Growing, Proceedings of the International SoC Design Conference (ISOCC’2005), pp. 301-304, 20051101
280. A Parallel Hardware Design for Parametric Active Contour Models, Proceedings of the IEEE International Conference on Advanced Video and Signal based Surveillance (AVSS‘2005), pp. 609-613, 20050901
281. An LSI hardware design for online character recognition using associative memory, Proceedings of the 48th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2005), pp. 464-467, 20050801
282. Multi-Port CAM based VLSI Architecture for Huffman Coding with Real-time Optimized Code Word Table, Proceedings of the 48th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS‘2005), pp. 55-58, 20050801
283. A Parallel Hardware Design for Snake Models with an FPGA Architecture, International Workshop on Nonlinear Signal and Image Processing (NSIP’2005), pp. 146-150, 20050501
284. CAM-based VLSI Architecture for Huffman Coding with Real-time Optimization of the Code Word Table, Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’05), pp. 5202-5205, 20050501
285. Object Tracking in Video Pictures based on Image Segmentation and Pattern Matching, Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’05), pp. 3215-3218, 20050501
286. Design of Superscalar Processor with Multi-Bank Register File, Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’05), pp. 3507-3510, 20050501
287. Superscalar Processor with Multi-Bank Register File, Proc. 8th IEEE Int. Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA’05), pp. 3-12, 20050101
288. Compact associative-memory architecture with fully parallel search capability for the minimum Hamming distance, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 37巻, 2号, pp. 218-227, 200202
     DOIを用いた論文検索結果へのリンク
289. A performance-driven floorplanning method with interconnect performance estimation, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E85A巻, 12号, pp. 2775-2784, 200212
     DOIを用いた論文検索結果へのリンク
290. Distributed against centralised crossbar function for realising bank-based multiport memories, ELECTRONICS LETTERS, 40巻, 2号, pp. 101-103, 20040122
     DOIを用いた論文検索結果へのリンク
291. Efficient video-picture segmentation algorithm for cell-network-based digital CMOS implementation, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E87D巻, 2号, pp. 500-503, 200402
     DOIを用いた論文検索結果へのリンク
292. Distributed crossbar architecture for area-efficient combined data/instruction caches with multiple ports, ELECTRONICS LETTERS, 40巻, 3号, pp. 160-162, 20040205
     DOIを用いた論文検索結果へのリンク
293. Embedded low-power dynamic TCAM architecture with transparently scheduled refresh, IEICE TRANSACTIONS ON ELECTRONICS, E88C巻, 4号, pp. 622-629, 200504
     DOIを用いた論文検索結果へのリンク
294. A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and shift redundancy architecture, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 40巻, 1号, pp. 245-253, 200501
     DOIを用いた論文検索結果へのリンク
295. A CAM-based signature-matching co-processor with application-driven power-reduction features, IEICE TRANSACTIONS ON ELECTRONICS, E88C巻, 6号, pp. 1332-1342, 200506
     DOIを用いた論文検索結果へのリンク
296. Pixel-parallel digital CMOS implementation of image segmentation by region growing, IEE PROCEEDINGS-CIRCUITS DEVICES AND SYSTEMS, 152巻, 6号, pp. 579-589, 200512
     DOIを用いた論文検索結果へのリンク
297. Evaluation of bank-based multiport memory architecture with blocking network, ELECTRONICS AND COMMUNICATIONS IN JAPAN PART III-FUNDAMENTAL ELECTRONIC SCIENCE, 89巻, 6号, pp. 22-33, 2006
     DOIを用いた論文検索結果へのリンク
298. Boundary-active-only adaptive power-reduction scheme for region-growing video-segmentation, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E89D巻, 3号, pp. 1299-1302, 200603
     DOIを用いた論文検索結果へのリンク
299. Mixed digital-analog associative memory enabling fully-parallel nearest Euclidean distance search, JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS, 46巻, 4B号, pp. 2231-2237, 200704
     DOIを用いた論文検索結果へのリンク
300. A reliability-enhanced TCAM architecture with associated embedded DRAM and ECC, IEICE TRANSACTIONS ON ELECTRONICS, E89C巻, 11号, pp. 1612-1619, 200611
     DOIを用いた論文検索結果へのリンク
301. Real-time Huffman encoder with pipelined CAM-based data path and code-word-table optimizer, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 1号, pp. 334-345, 200701
     DOIを用いた論文検索結果へのリンク
302. Scalable FPGA/ASIC implementation architecture for parallel table-lookup-coding using multi-ported content addressable memory, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 1号, pp. 346-354, 200701
     DOIを用いた論文検索結果へのリンク
303. A 2-stage-pipelined 16 port SRAM with 590 Gbps random access bandwidth and large noise margin, IEICE ELECTRONICS EXPRESS, 4巻, 2号, pp. 21-25, 20070125
     DOIを用いた論文検索結果へのリンク
304. Realization of K-Nearest-Matches search capability in fully-parallel associative memories, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E90A巻, 6号, pp. 1240-1243, 200706
     DOIを用いた論文検索結果へのリンク
305. Acceleration of DCT processing with massive-parallel memory-embedded SIMD matrix processor, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 8号, pp. 1312-1315, 200708
     DOIを用いた論文検索結果へのリンク
306. 4-port unified data/instruction cache design with distributed crossbar and interleaved cache-line words, IEICE TRANSACTIONS ON ELECTRONICS, E90C巻, 11号, pp. 2157-2160, 200711
     DOIを用いた論文検索結果へのリンク
307. Integration architecture of content addressable memory and massive-parallel memory-embedded SIMD matrix for versatile multimedia processor, IEICE TRANSACTIONS ON ELECTRONICS, E91C巻, 9号, pp. 1409-1418, 200809
     DOIを用いた論文検索結果へのリンク
308. Low-Power Silicon-Area-Efficient Image Segmentation Based on a Pixel-Block Scanning Architecture, JAPANESE JOURNAL OF APPLIED PHYSICS, 48巻, 4号, 200904
     DOIを用いた論文検索結果へのリンク
309. Associative Memory for Nearest-Hamming-Distance Search Based on Frequency Mapping, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 47巻, 6号, pp. 1448-1459, 201206
     DOIを用いた論文検索結果へのリンク
310. Experimental Analysis of Within-Die Process Variation in 65 and 180 nm Complementary Metal-Oxide-Semiconductor Technology Including Its Distance Dependences, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 4号, 201204
     DOIを用いた論文検索結果へのリンク
311. High Speed Frequency-Mapping-Based Associative Memory Using Compact Multi-Bit Encoders and a Path-Selecting Scheme, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 4号, 201204
     DOIを用いた論文検索結果へのリンク
312. A K-Means-Based Multi-Prototype High-Speed Learning System with FPGA-Implemented Coprocessor for 1-NN Searching, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E95D巻, 9号, pp. 2327-2338, 201209
     DOIを用いた論文検索結果へのリンク
313. Quantitative identification of mucosal gastric cancer under magnifying endoscopy with flexible spectral imaging color enhancement, JOURNAL OF GASTROENTEROLOGY AND HEPATOLOGY, 28巻, 5号, pp. 841-847, 201305
     DOIを用いた論文検索結果へのリンク
314. A Computer System To Be Used With Laser-based Endoscopy for Quantitative Diagnosis of Early Gastric Cancer, JOURNAL OF CLINICAL GASTROENTEROLOGY, 49巻, 2号, pp. 108-115, 201502
315. Computer-aided diagnosis of colorectal polyp histology by using a real-time image recognition system and narrow-band imaging magnifying colonoscopy, GASTROINTESTINAL ENDOSCOPY, 83巻, 3号, pp. 643-649, 201603
     DOIを用いた論文検索結果へのリンク
316. Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition, ARTIFICIAL INTELLIGENCE IN MEDICINE, 68巻, pp. 1-16, 201603
     DOIを用いた論文検索結果へのリンク
317. Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition, PSYCHOLOGISCHE RUNDSCHAU, 68巻, 1号, pp. 1-16, 201603
     DOIを用いた論文検索結果へのリンク
318. Secure data processing with massive-parallel SIMD matrix for embedded SoC in digital-convergence mobile devices, IEEJ TRANSACTIONS ON ELECTRICAL AND ELECTRONIC ENGINEERING, 12巻, 1号, pp. 96-104, 201701
     DOIを用いた論文検索結果へのリンク
319. Real-time Speed Limit Traffic Sign Detection System for Robust Automotive Environments, IEIE Transactions on Smart Processing and Computing, 4巻, 5号, pp. 237-250, 2015
320. Trade-off between speed and performance for colorectal endoscopic NBI image classification, Proc. SPIE 9413, Medical Imaging 2015, 94132D巻, 2015
321. High Accuracy and Simple Real-Time Circle Detection on Low-Cost FPGA for Traffic-Sign Recognition on Advanced Driver Assistance System, roceeding of the 19th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2015), 1巻, pp. 397-402, 2015
322. Speed Traffic-Sign Number Recognition on Low Cost FPGA for Robust Sign Distortion and Illumination Conditions, Proceeding of the 19th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2015), 1巻, pp. 421-426, 2015
323. High Performance Feature Transformation Architecture based on Bag-of-Features in CAD system Colorectal Endoscopic Images, Proceeding of the 19th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2015), 1巻, pp. 380-385, 2015
324. Effective Diagnostic Image Segmentation with Pyramid Style Support Vector Machine for Colorectal Endoscopic Images, The 30th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2015), 1巻, pp. 596-599, 2015
325. Simple Yet Effective Two-Stage Speed Traffic Sign Recognition for Robust Vehicle Environments, The 30th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2015), 1巻, pp. 420-423, 2015
326. Image Segmentation of Pyramid Style Identifier based on Support Vector Machine for Colorectal Endoscopic Images, The 37th Annual International Conference of the IEEE Engineering in Medicine and Biology Society (EMBC2015), pp. 2997-3000, 2015
327. Transfer Learning for Endoscopic Image Classification, Proc. of Korea-Japan joint Workshop on Frontiers of Computer Vision (FCV2016), 1巻, pp. 258-262, 2016
328. Computer-Aided Colorectal Tumor Classification in NBI Endoscopy Using CNN Features, Proc. of Korea-Japan joint Workshop on Frontiers of Computer Vision (FCV2016), pp. 61-65, 2016
329. Transfer Learning for Bag-of-Visual Words Approach to NBI endoscopic image classification, Proc. of the 37th Annual International Conference of the IEEE Engineering in Medicine and Biology Society (EMBC2015), pp. 785-788, 2015
330. Trade-off between speed and performance for colorectal endoscopic NBI image classification, Proc. of SPIE Medical Imaging 2015, pp. 9413-9416, 2015
331. 大腸内視鏡画像のタイプ識別に適したSVMのFPGA実装, Design Automationシンポジウム2015論文集, pp. 83-88, 2015
332. 大全画面大腸内視鏡画像に適したリアルタイム特徴量抽出のFPGA実装, Design Automationシンポジウム2015論文集, pp. 71-76, 2015
333. 大腸内視鏡診断支援のための高速Visual Word特徴量変換のFPGA実装, Design Automationシンポジウム2015論文集, pp. 77-82, 2015
334. 実時間処理のためのオブジェクトベースイメージスキャン画像分割LSI, 映像情報メディア学会技術報告, 30巻, 65号, pp. 73-78, 20061214
335. Digital Low-Power Real-Time Video Segmentation by Region Growing, Extended abstracts of the ... Conference on Solid State Devices and Materials, 2004巻, pp. 138-139, 20040915
336. Bank-Type Associative Memory for High-Speed Nearest Manhattan Distance Search in Large Reference-Pattern Space, Extended abstracts of the ... Conference on Solid State Devices and Materials, 2004巻, pp. 360-361, 20040915
337. Automatic Pattern-Learning Architecture Based on Associative Memory and Short/Long Term Storage Concept, Extended abstracts of the ... Conference on Solid State Devices and Materials, 2004巻, pp. 362-363, 20040915
338. 口腔内留置型健康モニタリングシステム開発, 電気学会研究会資料. BMS, バイオ・マイクロシステム研究会 = The papers of Technical Meeting on Bio Micro Systems, IEE Japan, 2009巻, 1号, pp. 25-28, 20090227
339. CMOSアクティブインダクタ発振器の特性評価, 電気学会研究会資料. ECT, 電子回路研究会, 2011巻, 47号, pp. 31-36, 20110630
340. A K-Means-Based Multi-Prototype High-Speed Learning System with FPGA-Implemented Coprocessor for 1-NN Searching, IEICE transactions on information and systems, 95巻, 9号, pp. 2327-2338, 20120901
341. 大腸NBI拡大内視鏡画像診断支援システムにおける特徴量抽出部のハードウェア設計, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 112巻, 237号, pp. 13-18, 20121005
342. 相補型プレーナキャパシタを用いた130nm CMOSダイナミック型 Ternary CAM, 情報処理学会研究報告. SLDM, [システムLSI設計技術], 111巻, pp. 169-174, 20031023
343. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価, 情報処理学会研究報告. SLDM, [システムLSI設計技術], 112巻, pp. 271-276, 20031127
344. バンク型マルチポートメモリを用いたスイッチアーキテクチャ, 情報処理学会研究報告. ARC,計算機アーキテクチャ研究会報告, 156巻, pp. 37-42, 20040202
345. 再配置可能バス付き2次元アレイ上における最近点探索アルゴリズム, 全国大会講演論文集, 49巻, 0号, pp. 85-86, 19940920
346. 動的クラスタリングに基づくハイパーグラフk分割手法, 全国大会講演論文集, 49巻, 0号, pp. 91-92, 19940920
347. 論理回路分割と線形計画法に基づく階層的スタンダードセル配置手法, 全国大会講演論文集, 49巻, 0号, pp. 109-110, 19940920
348. 固有の識別子をもたない分散システムにおける耐故障リーダ選挙アルゴリズム, 全国大会講演論文集, 45巻, 0号, pp. 63-64, 19920928
349. ネットワークの形状と通信遅延モデルを任意に設定可能な分散アルゴリズムシミュレータ, 全国大会講演論文集, 45巻, 0号, pp. 279-280, 19920928
350. 遺伝的アルゴリズムにおける個体の優劣度に基づく適応的パラメータ値設定手法, 全国大会講演論文集, 55巻, 0号, pp. 463-464, 19970924
351. 配線幅とバッファ挿入を考慮したタイミングドリブン概略配線手法, 情報処理学会研究報告. 設計自動化研究会報告, 97巻, 17号, pp. 57-64, 19970214
352. タイミング制約を考慮した非線形計画に基づくスタンダードセル配置手法, 情報処理学会研究報告. 設計自動化研究会報告, 94巻, 15号, pp. 25-32, 19940204
353. 階層型多バンクメモリを用いた多ポートキャッシュの設計, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング, 102巻, 479号, pp. 169-174, 20021121
354. マルチバンク構造による小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング, 102巻, 479号, pp. 175-180, 20021121
355. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-), 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング, 103巻, 480号, pp. 241-246, 20031121
356. LSI化向け小面積多バンクメモリに関する考察, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 102巻, 161号, pp. 125-130, 20020620
357. ULSIフロアプランニングにおける階層的バッファブロックプランニング手法, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 101巻, 473号, pp. 19-24, 20011122
358. クラスタリングと新しい配置モデルに基づくタイミングドリブンスタンダードセル配置手法, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 101巻, 473号, pp. 25-30, 20011122
359. 節点集合の移動に基づく最小コストグラフ分割, 電子情報通信学会技術研究報告. COMP, コンピュテーション, 93巻, 438号, pp. 41-48, 19940126
360. An Efficient Timing-Driven Global Routing Method for Standard Cell Layout (Special Issue on Synthesis and Verification of Hardware Design), IEICE transactions on information and systems, 79巻, 10号, pp. 1410-1418, 19961025
361. Mixed Planar and H-V Over-the-Cell Routing for Standard Cells with Nonuniform Over-the-Cell Routing Capacities (Special Issue on Synthesis and Verification of Hardware Design), IEICE transactions on information and systems, 79巻, 10号, pp. 1419-1430, 19961025
362. C-12-38 最小ハミング距離検索機能を有する小面積・高速連想メモリの開発, 電子情報通信学会総合大会講演論文集, 2001巻, 2号, 20010307
363. C-12-18 集積化認識システムのための連想メモリベース自動学習アーキテクチャ(C-12.集積回路B(ディジタル)), 電子情報通信学会総合大会講演論文集, 2004巻, 2号, 20040308
364. バンク型マルチポートメモリにおける階層構造とクロスバ構造の比較, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 166号, pp. 37-42, 20020622
365. 全並列型最小マンハッタン距離検索連想メモリ, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 476号, pp. 181-186, 20021121
366. 多段結合網を用いた小面積な多バンクメモリの性能評価(システムオンシリコン設計技術並びにこれを活用したVLSI), 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 686号, pp. 55-60, 20030228
367. 配線長を考慮したクラスタリングに基づくスタンダードセル階層配置手法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-), 電子情報通信学会技術研究報告. ICD, 集積回路, 103巻, 478号, pp. 169-174, 20031121
368. メモリジェネレータを用いたバンク型マルチポートメモリの速度・面積評価(VLSI回路,デバイス技術(高速,低電圧,低電力)), 電子情報通信学会技術研究報告. ICD, 集積回路, 104巻, 250号, pp. 25-30, 20040812
369. ハミング距離とマンハッタン距離に適応可能な全並列処理パターンマッチングエンジン, 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 234号, pp. 41-46, 20020718
370. Boundary-Active-Only Adaptive Power-Reduction Scheme for Region-Growing Video-Segmentation(Image Processing and Video Processing), IEICE transactions on information and systems, 89巻, 3号, pp. 1299-1302, 20060301
371. CAMによる高速パターンマッチング機能を有する超並列SIMDプロセッサ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般), 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 316号, pp. 39-44, 20061019
372. 差動増幅器を用いた全並列型アナログ・デジタル混載連想メモリ(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI), 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 551号, pp. 31-36, 20070301
373. 90-nm CMOS技術による多段階読出し方式を用いた128-Kbit,16ポートSRAMの設計(メモリ,VLSI回路,デバイス技術(高速,低電圧,低消費電力)), 電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス, 107巻, 194号, pp. 149-154, 20070816
374. CAMを有する超並列SIMD型演算プロセッサによる効果的なAES暗号化処理(超並列SIMDプロセッサ,先端的コンピュータシステム技術及び一般), 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 107巻, 276号, pp. 25-30, 20071018
375. C-12-10 学習機能を実現する連想メモリのLSI設計(C-12.集積回路B(ディジタル),一般講演), 電子情報通信学会総合大会講演論文集, 2007巻, 2号, 20070307
376. C-12-11 2次元ブロックスキャンを用いた画像分割LSIの性能評価(C-12.集積回路B(ディジタル),一般講演), 電子情報通信学会総合大会講演論文集, 2007巻, 2号, 20070307
377. 超並列メモリエンベディッドSIMD型プロセッサアーキテクチャ, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 109巻, 199号, pp. 59-64, 20090917
378. リングオシレータを用いた製造ばらつきの解析, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 109巻, 199号, pp. 71-76, 20090917
379. 画像特徴を考慮したパラメータ自動調整による画像分割アルゴリズム改善, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 109巻, 199号, pp. 77-82, 20090917
380. 連想メモリベース自動学習LSIアーキテクチャと手書き文字認識への適用, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 109巻, 199号, pp. 91-96, 20090917
381. 3値多ポート連想メモリの開発とその応用例, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 109巻, 199号, pp. 97-102, 20090917
382. Realization of k-nearest-matches search capability in fully-parallel associative memories, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E90-A巻, 6号, pp. 1240-1243, 20070101
383. Real-Time Huffman Encoder with Pipelined CAM-Based Data Path and Code-Word-Table Optimizer(Image Processing and Video Processing), IEICE transactions on information and systems, 90巻, 1号, pp. 334-345, 20070101
384. Scalable FPGA/ASIC Implementation Architecture for Parallel Table-Lookup-Coding Using Multi-Ported Content Addressable Memory(Image Processing and Video Processing), IEICE transactions on information and systems, 90巻, 1号, pp. 346-354, 20070101
385. 4-Port Unified Data/Instruction Cache Design with Distributed Crossbar and Interleaved Cache-Line Words(Integrated Electronics), IEICE transactions on electronics, 90巻, 11号, pp. 2157-2160, 20071101
386. 超並列SIMD型プロセッサMX-1のための改良顔検出手法(若手研究会), 電子情報通信学会技術研究報告. ICD, 集積回路, 109巻, 336号, pp. 83-88, 20091207
387. 連想メモリベース適応学習LSIの応用とその評価(若手研究会), 電子情報通信学会技術研究報告. ICD, 集積回路, 109巻, 336号, pp. 89-94, 20091207
388. パスエンコーディング手法を用いた周波数マッピング連想メモリの高速化(物理設計,システム設計及び一般), 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 111巻, 40号, pp. 13-18, 20110511
389. SIMD型マトリックスプロセッサを用いたHaar特徴ベースオブジェクト検出(ハードウェア,クラウド、ネットワーク及び一般), 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 112巻, 237号, pp. 7-12, 20121005
390. 大腸NBI拡大内視鏡画像診断支援のためのリアルタイム特徴量抽出アーキテクチャ(プロセッサ及びアクセラレーション,クラウド,ネットワーク及び一般), 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 113巻, 282号, pp. 25-30, 20131101
391. 局所特徴量を用いたリアルタイム速度標識認識アーキテクチャ(プロセッサ及びアクセラレーション,クラウド,ネットワーク及び一般), 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 113巻, 282号, pp. 43-48, 20131101
392. Mixed Digital–Analog Associative Memory Enabling Fully-Parallel Nearest Euclidean Distance Search, Jpn J Appl Phys, 46巻, 4号, pp. 2231-2237, 20070430
393. Analysis of Within-Die Complementary Metal--Oxide--Semiconductor Process Variation with Reconfigurable Ring Oscillator Arrays Using HiSIM, Jpn J Appl Phys, 50巻, 4号, pp. 04DE05-04DE05-6, 20110425
394. バンク型マルチポートメモリを用いたスイッチアーキテクチャ, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 2004巻, 12号, pp. 37-42, 20040202
395. 非数値演算を効率良く実行する統合型トレースキャッシュの評価, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 2003巻, 119号, pp. 39-44, 20031127
396. 非線形計画法に基づく並列タイミングドリブンスタンダードセル配置手法, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 1995巻, 119号, pp. 163-168, 19951214
397. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価, 情報処理学会研究報告システムLSI設計技術（SLDM）, 2003巻, 120号, pp. 271-276, 20031127
398. ULSI多層配線に対するバッファ挿入と配線幅を考慮したタイミングドリブン階層概略配線手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 1999巻, 12号, pp. 105-112, 19990204
399. グラフを2分割するハードウェアアルゴリズム, 情報処理学会研究報告システムLSI設計技術（SLDM）, 1994巻, 15号, pp. 17-24, 19940204
400. ブロック間の相対位置制約の操作に基づくビルディングブロックフロアプラン設計手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 1992巻, 83号, pp. 33-40, 19921022
401. パスエンコーディング手法を用いた周波数マッピング連想メモリの高速化, 研究報告システムLSI設計技術（SLDM）, 2011巻, 3号, pp. 1-6, 20110511
402. 特別招待講演 Memory-based Information Processing Systems, 映像情報メディア学会技術報告, 30巻, 65号, pp. 131-136, 200612
403. High Speed Frequency-Mapping-Based Associative Memory Using Compact Multi-Bit Encoders and a Path-Selecting Scheme, Jpn J Appl Phys, 51巻, 4号, pp. 04DE05-04DE05-6, 20120425
404. 大腸NBI拡大内視鏡画像診断支援のためのVisual Word特徴量変換アーキテクチャ (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 329号, pp. 33-38, 20141126
405. 大腸内視鏡診断支援のためのSupport Vector Machineを用いたタイプ識別ハードウェアの設計 (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 329号, pp. 39-44, 20141126
406. 大腸内視鏡画像診断支援のためのBag-of-Featuresに基づく特徴量変換の高速化に対する考察 (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 302号, pp. 7-12, 20141113
407. 運転者支援のためのリアルタイム道路標識検出処理のFPGA実装 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 27-32, 20141126
408. Mixed digital-analog associative memory enabling fully-parallel nearest Euclidean distance search, JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS, 46巻, 4B号, pp. 2231-2237, 2007
409. Realization of K-Nearest-Matches search capability in fully-parallel associative memories, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E90A巻, 6号, pp. 1240-1243, 2007
410. マルチバンク構造による小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 476号, pp. 175-180, 20021121
411. An FPGA Implementation of SVM for Type Identification with Colorectal Endoscopic Images, Proc. of The 20th Workshop on Synthesis And System Integration of Mixed Information technologies, 20161024
412. Prototype Speed Limit Sign Recognition System Implementation on Rapid Prototyping Platform, Proc. of The 20th Workshop on Synthesis And System Integration of Mixed Information technologies, 2016
413. Compact and High-Speed Hardware Feature Extraction Accelerator for Dense Scale-Invariant Feature Transform, Proc. of the 31th International Technical Conference on Circuits/Systems, Computers and Communications, 20160710
414. A Hardware Accelerator for Bag-of Features based Visual Word Transformation in Computer Aided Diagnosis for Colorectal Endoscopic Images, Proc. of the 31th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2016), 20160710
415. Discriminative subtree selection for NBI endoscopic image labeling, Proc. of The ACCV2016 workshop on mathematical and computational methods in biomedical imaging and image analysis (MCBMIIA2016), 20161124
416. 画像処理技術が大腸がん診断支援を加速する, 日経テクノロジーオンライン
417. リアルタイム大腸NBI拡大内視鏡画像認識システムによる大腸ポリープ組織診断に関する検討, INTESTINE, Vol. 21, No. 2, pp. 182-184, 2017
418. Development of a Real-time Colorectal Tumor Classification System for Narrow-band Imaging zoom-video endoscopy, Cornel University Library, CoRR, 9 pages, https://arxiv.org/abs/1612.05000v2., 2017
419. 画像処理／学習，医療アプリケーションへの応用 ～大腸NBI拡大内視鏡画像のリアルタイム診断支援システム～, 電子情報通信学会誌, Vol.100, No.2, pp. 92-97, Feb 2017. http://www.journal.ieice.org/summary.php?id=k100_2_92&year=2017&lang=J online．, 100巻, 2号, pp. 92-97, 201702
420. Discriminative Subtree Selection for NBI Endoscopic Image Labeling, Proceedings of the International Workshop on Nanodevice Technologies 2017, pp. 82-83, Hiroshima, Japan, March 2, 2017., 20170302
421. A Real-Time Visual Word Feature Transformation for Colorectal Endoscopic Images with NBI Magnification, Proceedings of the International Workshop on Nanodevice Technologies 2017, pp. 84-85, March 2, 2017., 20170302
422. A Real-Time Type Identification based on Support Vector Machine for Colorectal Endoscopic Images with NBI Magnification, Proceedings of the International Workshop on Nanodevice Technologies 2017, pp. 86-87, March 2, 2017., 20170302
423. A Real-Time D-SIFT Feature Extraction for Colorectal Endoscopic Images with NBI Magnification, Proceedings of th1e International Workshop on Nanodevice Technologies 2017, pp. 88-89, March 2, 2017
424. Tsubasa Hirakawa, Toru Tamaki, Bisser Raytchev, Kazufumi Kaneda, Tetsushi Koide, Shigeto Yoshida, Hiroshi Mieno, Shinji Tanaka, Proc. of International Symposium on Biomedical Engineering, pp.170-171, Nov. 10-11, 2016., 20170302
425. A Real-Time Feature Extraction Method for Colorectal Endoscopic Images toward Computer-Aided Diagnosis, Proc. of International Symposium on Biomedical Engineering, pp.162-163, Nov. 10-11, 2016., 20161110
426. A Real-Time Feature Transformation Method for Colorectal Endoscopic Images toward Computer-Aided Diagnosis, Proc. of International Symposium on Biomedical Engineering, pp.164-165, Nov. 10-11, 2016., 20161110
427. A Real-Time Type Identification Method for Colorectal Endoscopic Images toward Computer-Aided Diagnosis, Proc. of International Symposium on Biomedical Engineering, pp.166-167, Nov. 10-11, 2016., 20161110
428. An FPGA Implementation of SVM for Type Identification with Colorectal Endoscopic Images, Proc. of The 20th Workshop on Synthesis And System Integration of Mixed Information technologies, pp. 81-86, Oct. 24-25, 2016, 20161110
429. Compact and High-Speed Hardware Feature Extraction Accelerator for Dense Scale-Invariant Feature Transform, Proc. of the 31st International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2016), pp.596-599 , July 10-13, 2016, 20161110
430. A Hardware Accelerator for Bag-of Features based Visual Word Transformation in Computer Aided Diagnosis for Colorectal Endoscopic Images, Proc. of the 31st International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2016), pp.596-599 , July 10-13, 2016, 20160710
431. ハードウェア・ソフトウェア協調設計によるSVMを用いた大腸内視鏡診断支援システム, Design Automationシンポジウム2016論文集，pp.110-115，2016-09-14-2016-09-16．, 20160914
432. 最適部分木選択による領域分割と大腸内視鏡画像への適用, 電子情報通信学会医用画像研究会（MI）技術報告, vol. 116, no.393, MI2016-108, pp. 139-144, 20170118, 20170118
433. 深層学習を用いた大腸NBI内視鏡画像認識, 第19回画像の認識・理解シンポジウム(MIRU2016), 20160801
434. ハードウェア・ソフトウェア協調設計によるSVMを用いた大腸内視鏡診断支援システム, Design Automationシンポジウム2016論文集, 20160914
435. Integration Architecture of Content Addressable Memory and Massive-Parallel Memory-Embedded SIMD Matrix for Versatile Multimedia Processor, IEICE transactions on electronics, 91巻, 9号, pp. 1409-1418, 20080901
436. 大腸NBI拡大内視鏡画像診断支援システムにおけるタイプ識別部のハードウェア設計, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 112巻, 237号, pp. 19-24, 20121005
437. 階層型多バンクメモリを用いた多ポートキャッシュの設計, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 476号, pp. 169-174, 20021121
438. 階層型多バンクメモリを用いた多ポートキャッシュの設計, 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 477号, pp. 169-174, 20021121
439. マルチバンク構造による小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 477号, pp. 175-180, 20021121
440. 全並列型最小マンハッタン距離検索連想メモリ, 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 477号, pp. 181-186, 20021121
441. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-), 電子情報通信学会技術研究報告. ICD, 集積回路, 103巻, 478号, pp. 241-246, 20031121
442. 差動増幅器を用いた全並列型アナログ・デジタル混載連想メモリ(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI), 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 106巻, 548号, pp. 31-36, 20070301
443. 超並列メモリエンベディッドSIMD型プロセッサアーキテクチャ, 電子情報通信学会技術研究報告. NLP, 非線形問題, 109巻, 200号, pp. 59-64, 20090917
444. リングオシレータを用いた製造ばらつきの解析, 電子情報通信学会技術研究報告. NLP, 非線形問題, 109巻, 200号, pp. 71-76, 20090917
445. 画像特徴を考慮したパラメータ自動調整による画像分割アルゴリズム改善, 電子情報通信学会技術研究報告. NLP, 非線形問題, 109巻, 200号, pp. 77-82, 20090917
446. 3値多ポート連想メモリの開発とその応用例, 電子情報通信学会技術研究報告. NLP, 非線形問題, 109巻, 200号, pp. 97-102, 20090917
447. 大腸NBI拡大内視鏡画像診断支援システムにおける特徴量抽出部のハードウェア設計(ハードウェア,クラウド、ネットワーク及び一般), 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 112巻, 237号, pp. 13-18, 20121005
448. A 2-stage-pipelined 16 port SRAM with 590Gbps random access bandwidth and large noise margin, IEICE Electronics Express, 4巻, 2号, pp. 21-25, 2007
449. 大腸NBI拡大内視鏡画像診断支援のためのVisual Word特徴量変換アーキテクチャ (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 33-38, 20141126
450. 大腸内視鏡診断支援のためのSupport Vector Machineを用いたタイプ識別ハードウェアの設計 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 39-44, 20141126
451. Scalable FPGA/ASIC implementation architecture for parallel table-lookup-coding using multi-ported content addressable memory, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 1号, pp. 346-354, 2007
452. A 2-stage-pipelined 16 port SRAM with 590 Gbps random access bandwidth and large noise margin, IEICE ELECTRONICS EXPRESS, 4巻, 2号, pp. 21-25, 2007
453. Acceleration of DCT processing with massive-parallel memory-embedded SIMD matrix processor, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 8号, pp. 1312-1315, 2007
454. 4-port unified data/instruction cache design with distributed crossbar and interleaved cache-line words, IEICE TRANSACTIONS ON ELECTRONICS, E90C巻, 11号, pp. 2157-2160, 2007
455. Integration architecture of content addressable memory and massive-parallel memory-embedded SIMD matrix for versatile multimedia processor, IEICE TRANSACTIONS ON ELECTRONICS, E91C巻, 9号, pp. 1409-1418, 2008
456. Low-Power Silicon-Area-Efficient Image Segmentation Based on a Pixel-Block Scanning Architecture, JAPANESE JOURNAL OF APPLIED PHYSICS, 48巻, 4号, 2009
457. Correlating Microscopic and Macroscopic Variation With Surface-Potential Compact Model, IEEE ELECTRON DEVICE LETTERS, 30巻, 8号, pp. 873-875, 2009
458. Measurement-Based Ring Oscillator Variation Analysis, IEEE DESIGN & TEST OF COMPUTERS, 27巻, 5号, pp. 6-13, 2010
459. An associative memory-based learning model with an efficient hardware implementation in FPGA, EXPERT SYSTEMS WITH APPLICATIONS, 38巻, 4号, pp. 3499-3513, 2011
460. Analysis of Within-Die Complementary Metal-Oxide-Semiconductor Process Variation with Reconfigurable Ring Oscillator Arrays Using HiSIM, JAPANESE JOURNAL OF APPLIED PHYSICS, 50巻, 4号, 2011
461. Software-Based Parallel Cryptographic Solution with Massive-Parallel Memory-Embedded SIMD Matrix Architecture for Data-Storage Systems, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E94D巻, 9号, pp. 1742-1754, 2011
462. A Scalable Massively Parallel Processor for Real-Time Image Processing, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 46巻, 10号, pp. 2363-2373, 2011
463. Experimental Analysis of Within-Die Process Variation in 65 and 180 nm Complementary Metal-Oxide-Semiconductor Technology Including Its Distance Dependences, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 4号, 2012
464. High Speed Frequency-Mapping-Based Associative Memory Using Compact Multi-Bit Encoders and a Path-Selecting Scheme, JAPANESE JOURNAL OF APPLIED PHYSICS, 51巻, 4号, 2012
465. Associative Memory for Nearest-Hamming-Distance Search Based on Frequency Mapping, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 47巻, 6号, pp. 1448-1459, 2012
466. A K-Means-Based Multi-Prototype High-Speed Learning System with FPGA-Implemented Coprocessor for 1-NN Searching, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E95D巻, 9号, pp. 2327-2338, 2012
467. Quantitative identification of mucosal gastric cancer under magnifying endoscopy with flexible spectral imaging color enhancement, JOURNAL OF GASTROENTEROLOGY AND HEPATOLOGY, 28巻, 5号, pp. 841-847, 2013
468. A Computer System To Be Used With Laser-based Endoscopy for Quantitative Diagnosis of Early Gastric Cancer, JOURNAL OF CLINICAL GASTROENTEROLOGY, 49巻, 2号, pp. 108-115, 2015
469. Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition, ARTIFICIAL INTELLIGENCE IN MEDICINE, 68巻, pp. 1-16, 2016
470. "Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition" (vol 68, pg 1, 2016), ARTIFICIAL INTELLIGENCE IN MEDICINE, 72巻, pp. 83-83, 2016
471. Secure data processing with massive-parallel SIMD matrix for embedded SoC in digital-convergence mobile devices, IEEJ TRANSACTIONS ON ELECTRICAL AND ELECTRONIC ENGINEERING, 12巻, 1号, pp. 96-104, 2017
472. Software-Based Parallel Cryptographic Solution with Massive-Parallel Memory-Embedded SIMD Matrix Architecture for Data-Storage Systems, IEICE transactions on information and systems, 94巻, 9号, pp. 1742-1754, 20110901
473. 連想メモリベース自動学習LSIアーキテクチャと手書き文字認識への適用, 電子情報通信学会技術研究報告. NLP, 非線形問題, 109巻, 200号, pp. 91-96, 20090917
474. 大腸NBI拡大内視鏡画像診断支援システムにおけるタイプ識別部のハードウェア設計, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 112巻, 237号, pp. 19-24, 20121005
475. 事後確率平滑化のためのディリクレ分布パーティクルフィルタ : 大腸NBI内視鏡映像への応用 (医用画像), 電子情報通信学会技術研究報告 : 信学技報, 112巻, 411号, pp. 201-206, 20130124
476. Self-trainingによるラベルなし領域を用いた認識手法の評価と拡張(ポスターセッション,大規模データベースとパターン認識), 電子情報通信学会技術研究報告. PRMU, パターン認識・メディア理解, 112巻, 441号, pp. 103-104, 20130214
477. NBI拡大所見分類に基づいた認識システムにおける学習時間削減手法の提案 (医用画像), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 113巻, 410号, pp. 259-263, 20140126
478. 大腸NBI内視鏡画像の領域分割 (医用画像), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 113巻, 281号, pp. 39-43, 20131107
479. 大腸NBI拡大内視鏡画像診断支援のためのリアルタイムタイプ識別アーキテクチャ (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 113巻, 282号, pp. 31-36, 20131108
480. Pipeline Scanning Architecture for Traffic Sign Detection with Computation Reduction (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 113巻, 282号, pp. 37-42, 20131108
481. 招待講演 大腸NBI拡大内視鏡画像のリアルタイム診断支援のためのアーキテクチャの開発 (リコンフィギャラブルシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 223号, pp. 1-6, 20140918
482. 運転者支援のためのリアルタイム道路標識検出処理のFPGA実装 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 27-32, 20141126
483. 大腸NBI拡大内視鏡画像診断支援のためのVisual Word特徴量変換アーキテクチャ (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 33-38, 20141126
484. 大腸内視鏡診断支援のためのSupport Vector Machineを用いたタイプ識別ハードウェアの設計 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 328号, pp. 39-44, 20141126
485. 運転者支援のためのリアルタイム道路標識検出処理のFPGA実装 (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 329号, pp. 27-32, 20141126
486. 大腸NBI拡大内視鏡画像診断支援のためのVisual Word特徴量変換アーキテクチャ (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 329号, pp. 33-38, 20141126
487. 大腸内視鏡診断支援のためのSupport Vector Machineを用いたタイプ識別ハードウェアの設計 (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 329号, pp. 39-44, 20141126
488. 標識の歪みや見え方にロバストなハードウェア向け速度標識検出アルゴリズム (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 302号, pp. 1-6, 20141113
489. 大腸内視鏡画像診断支援のためのBag-of-Featuresに基づく特徴量変換の高速化に対する考察 (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 302号, pp. 7-12, 20141113
490. 大腸内視鏡診断支援のためのSupport Vector Machineを用いた階層的タイプ領域分割アルゴリズム (コンピュータシステム), 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 302号, pp. 13-18, 20141113
491. 環境変動に対する植物の頑健性解明のための局所的施肥システムの開発, マイクロナノ工学シンポ, 2017巻, 0号, pp. PN-109, 2017
492. 画像解析による高温が水稲の生育及び外観品質に及ぼす影響の評価, 日作紀別号, 246巻, 0号, 2018
493. Experimental Analysis of Within-Die Process Variation in 65 and 180 nm Complementary Metal--Oxide--Semiconductor Technology Including Its Distance Dependences, Jpn J Appl Phys, 51巻, 4号, pp. 04DE03-04DE03-8, 20120425
494. バンク型多ポートメモリによる並列プロセッサ用キャッシュメモリの設計(新メモリ技術, メモリ応用技術, 一般), 電子情報通信学会技術研究報告. ICD, 集積回路, 105巻, 2号, pp. 25-30, 20050408
495. Embedded Low-Power Dynamic TCAM Architecture with Transparently Scheduled Refresh(Memory, Low-Power LSI and Low-Power IP), IEICE transactions on electronics, 88巻, 4号, pp. 622-629, 20050401
496. マルチプルCAMマッチとアダプティブテーブル最適化を利用するリアルタイムハフマン符号化アーキテクチャ, 映像情報メディア学会技術報告, 30巻, 65号, pp. 125-130, 20061214
497. メモリベース情報処理システム, 映像情報メディア学会技術報告, 30巻, 65号, pp. 131-136, 20061214
498. 配線長を考慮したクラスタリングに基づくスタンダードセル階層配置手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 2003巻, 120号, pp. 199-204, 20031127
499. 非数値演算を効率良く実行する統合型トレースキャッシュの評価, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 2003巻, 119号, pp. 39-44, 20031127
500. オンチップマルチプロセッサ用共有キャッシュの実現方式の検討とその性能面積評価, 電子情報通信学会論文誌. D-I, 情報・システム, I-情報処理 = The transactions of the Institute of Electronics, Information and Communication Engineers. D-I, 87巻, 3号, pp. 350-363, 20040301
501. 配線長を考慮したクラスタリングに基づくスタンダードセル階層配置手法 (デザインガイア2003--VLSI設計の新しい大地を考える研究会), 電子情報通信学会技術研究報告, 103巻, 480号, pp. 169-174, 20031128
502. スーパスカラ向けマルチバンクレジスタファイルの詳細設計, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 104巻, 241号, pp. 1-6, 20040725
503. A CAM-Based Signature-Matching Co-processor with Application-Driven Power-Reduction Features(Integrated Electronics), IEICE transactions on electronics, 88巻, 6号, pp. 1332-1342, 20050601
504. Efficient Video-Picture Segmentation Algorithm for Cell-Network-Based Digital CMOS Implementation, IEICE transactions on information and systems, 87巻, 2号, pp. 500-503, 20040201
505. C-12-10 セルネットワークベース画像分割LSIの低消費電力化設計(C-12.集積回路B(ディジタル)), 電子情報通信学会総合大会講演論文集, 2004巻, 2号, 20040308
506. 配線長を考慮したクラスタリングに基づくスタンダードセル階層配置手法, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 103巻, 476号, pp. 169-174, 20031128
507. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 103巻, 476号, pp. 241-246, 20031128
508. メモリジェネレータを用いたバンク型マルチポートメモリの速度・面積評価, 電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス, 104巻, 248号, pp. 25-30, 20040812
509. 閉そく網を用いたオンチップバンク型多ポートメモリの検討と回路規模評価, 電子情報通信学会論文誌. A, 基礎・境界, 88巻, 4号, pp. 498-510, 20050401
510. パイプラインド階層検索とシフト冗長技術を用いた4.5MbダイナミックTCAMの開発, 電子情報通信学会技術研究報告. ICD, 集積回路, 104巻, 24号, pp. 7-12, 20040416
511. 高並列プロセッサのためのバンク構成レジスタファイル, 電子情報通信学会技術研究報告. ICD, 集積回路, 104巻, 521号, pp. 13-18, 20041216
512. 統合型トレースキャッシュにおける分岐予測器のシミュレーション評価, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 2005巻, 120号, pp. 75-80, 20051130
513. 実時間処理のためのオブジェクトベースイメージスキャン画像分割LSI, 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 425号, pp. 73-78, 20061207
514. メモリベース情報処理システム, 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 425号, pp. 131-136, 20061207
515. 90-nm CMOS技術による多段階読出し方式を用いた128-Kbit, 16ポートSRAMの設計, 電子情報通信学会技術研究報告. ICD, 集積回路, 107巻, 195号, pp. 149-154, 20070816
516. CAMを有する超並列SIMD型演算プロセッサによる効果的なマルチメディアデータ処理について, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 107巻, 276号, pp. 19-24, 20071018
517. C-12-9 超並列SIMDプロセッサによる暗号化(AES)処理の一手法(C-12.集積回路B(ディジタル),一般講演), 電子情報通信学会総合大会講演論文集, 2007巻, 2号, 20070307
518. C-12-20 スキャン方式画像分割アーキテクチャの効率的な実装(C-12. 集積回路ABC(ロジック・センサ),一般セッション), 電子情報通信学会総合大会講演論文集, 2008巻, 2号, 20080305
519. C-12-27 微細CMOS技術におけるSRAMセルの安定性評価(C-12. 集積回路ACD(メモリ・電源・ばらつき),一般セッション), 電子情報通信学会総合大会講演論文集, 2008巻, 2号, 20080305
520. 超並列SIMD型演算プロセッサMX-1への暗号化処理の実装, 電子情報通信学会エレクトロニクスソサイエティ大会講演論文集, 2008, 12巻, 2008
521. 超並列SIMD型演算プロセッサMX-1を用いた並列顔検出処理手法 (2), 電子情報通信学会エレクトロニクスソサイエティ大会講演論文集, 2008, 12巻, 2008
522. 超並列SIMD型演算プロセッサMX-1を用いた並列顔検出処理手法 (1), 電子情報通信学会エレクトロニクスソサイエティ大会講演論文集, 2008, 12巻, 2008
523. K出力可能な閉そく網と非閉そく網を階層的に用いたバンク型マルチポートメモリの構成と評価, 電子情報通信学会論文誌. A, 基礎・境界, 89巻, 10号, pp. 774-789, 20061001
524. Acceleration of DCT processing with massive-parallel memory-embedded SIMD matrix processor, IEICE Transactions on Information and Systems, E90-D巻, 8号, pp. 1312-1315, 20070101
525. Low-Power Silicon-Area-Efficient Image Segmentation Based on a Pixel-Block Scanning Architecture, Jpn J Appl Phys, 48巻, 4号, pp. 04C078-04C078-4, 20090425
526. A computer system to be used with laser-based endoscopy for quantitative diagnosis of early gastric cancer., Journal of clinical gastroenterology, 49巻, 2号, 2015
527. Corrigendum to "Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition" [Artif. Intell. Med. 68 (March 2016) 1-16]., Artificial intelligence in medicine, 72巻, 2016
528. 配線長を考慮したクラスタリングに基づくスタンダードセル階層配置手法, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report, 103巻, 480号, pp. 169-174, 20031121
529. 閉塞網を用いたバンクベース多ポートメモリの構成と回路規模評価, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report, 103巻, 480号, pp. 241-246, 20031121
530. ATMネットワークにおける複数のQoSクラスを考慮したVPトポロジ設計と帯域幅割当て手法, 電気学会研究会資料. CMN, 通信研究会, 1997巻, 1号, pp. 161-168, 19970221
531. バッファ挿入を考慮した概略配線とフロアプランを同時に求めるフロアプランニング手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 2000巻, 111号, pp. 29-34, 20001129
532. 適応的遺伝的アルゴリズムとシーケンスペアに基づくフロアプランニング手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 1999巻, 101号, pp. 119-126, 19991126
533. ULSIフロアプランニングにおける階層的バッファブロックプランニング手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 2001巻, 117号, pp. 51-56, 20011128
534. クラスタリングと新しい配置モデルに基づくタイミングドリブンスタンダードセル配置手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 2001巻, 117号, pp. 57-62, 20011128
535. 遺伝的アルゴリズムの高速実行に適した命令セットを持つ専用RISCプロセッサDLX-GA, 情報処理学会論文誌, 44巻, 2号, pp. 340-343, 20030215
536. スタンダードセルレイアウト設計におけるセル配置改良をともなうタイミングドリブン端子割当てアルゴリズム, 情報処理学会論文誌, 40巻, 4号, pp. 1606-1617, 19990415
537. 交差手法の適応的選択機能を組み込んだ遺伝的アルゴリズムのLSIチップによる実現, 情報処理学会論文誌, 41巻, 6号, pp. 1766-1776, 20000615
538. 適応的遺伝的アルゴリズムに基づくVLSIフロアプランニングの一手法, 情報処理学会論文誌, 43巻, 5号, pp. 1361-1371, 20020515
539. キャッシュの有効利用率を上昇させる命令キャッシュ，トレースキャッシュ統合型キャッシュの提案, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 2003巻, 27号, pp. 79-84, 20030310
540. 遺伝的アルゴリズムの高速実行に適した命令セットを持つRISCプロセッサDLX - GA, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 2001巻, 10号, pp. 65-70, 20010126
541. マルチバンク構成レジスタファイルを用いたスーパスカラプロセッサの構成方式に関する検討, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 2002巻, 112号, pp. 41-46, 20021127
542. ビア数最小化とクロストークを陽に考慮したMCM配線手法, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 1993巻, 111号, pp. 31-38, 19931216
543. BDDサイズを考慮した回路分割に基づく形式的論理検証手法, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 1993巻, 111号, pp. 47-54, 19931216
544. 複数チャネルの配線を考慮したセルモデルに対する3層セル上チャネル配線手法, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 1995巻, 6号, pp. 121-128, 19950119
545. MCM設計のためのパフォーマンスと物理的制約を考慮した回路分割手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 1995巻, 6号, pp. 129-136, 19950119
546. 非線形計画法に基づく並列タイミングドリブンスタンダードセル配置手法, 情報処理学会研究報告計算機アーキテクチャ（ARC）, 1995巻, 119号, pp. 163-168, 19951214
547. 層割当てに基づくタイミングとクロストークを考慮したMCM配線手法, 情報処理学会研究報告. 設計自動化研究会報告, 97巻, 17号, pp. 65-72, 19970214
548. 信号経路に対するタイミング制約を考慮した回路分割手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 1998巻, 10号, pp. 25-32, 19980130
549. タイミング制約を伴う概略配線問題に対するバッファ挿入と配線幅の選択を許したスタイナ木構成手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 1998巻, 10号, pp. 33-40, 19980130
550. グラフを2分割するハ-ドウェアアルゴリズム, 情処学設計自動化研報, 70巻, pp. 17-24, 1994
551. ハイパーグラフ分割のための動的クラスタリングに基づくヒューリスティックアルゴリズム, 情報処理学会研究報告システムLSI設計技術（SLDM）, 1994巻, 93号, pp. 7-12, 19941027
552. タイミング制約を考慮したスタンダードセル概略配線手法, 情報処理学会研究報告システムLSI設計技術（SLDM）, 1994巻, 93号, pp. 31-36, 19941027
553. スタンダードセルレイアウト設計における最適ピン割当て, 情報処理学会研究報告. 設計自動化研究会報告, 96巻, 16号, pp. 37-42, 19960209
554. 大規模回路の最小コスト分割のための分散遺伝的アルゴリズム, 情報処理学会研究報告システムLSI設計技術（SLDM）, 1995巻, 72号, pp. 9-16, 19950720
555. ULSI多層配線に対するバッファ挿入と配線幅を考慮したタイミングドリブン階層概略配線手法, 情報処理学会研究報告. 設計自動化研究会報告, 99巻, 12号, pp. 105-112, 19990204
556. 遺伝的アルゴリズムに対するメタヒューリスティクスに基づく　パラメータ値設定手法, 情報処理学会研究報告数理モデル化と問題解決（MPS）, 1997巻, 11号, pp. 17-24, 19970124
557. 個体の優劣度に基づいて適応的にパラメータを調整する　遺伝的アルゴリズム, 情報処理学会研究報告数理モデル化と問題解決（MPS）, 1998巻, 6号, pp. 25-30, 19980123
558. 全並列型最小マンハッタン距離検索連想メモリ, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング, 102巻, 479号, pp. 181-186, 20021121
559. 相補型プレーナキャパシタを用いた130nm CMOS ダイナミック型 Ternary CAM, 電子情報通信学会技術研究報告. IE, 画像工学, 103巻, 384号, pp. 77-82, 20031017
560. セルネットワークに基づくカラー・グレースケール画像分割アーキテクチャ, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 102巻, 162号, pp. 49-54, 20020621
561. バンク構造を用いた高並列プロセッサ向き小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 102巻, 163号, pp. 31-36, 20020622
562. バンク型マルチポートメモリにおける階層構造とクロスバ構造の比較, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 102巻, 163号, pp. 37-42, 20020622
563. 適応的交差選択手法を組み込んだ遺伝的アルゴリズムのLSIチップによる実現とその評価, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 97巻, 524号, pp. 51-58, 19980130
564. バッファ挿入を考慮した概略配線とフロアプランを同時に求めるフロアプランニング手法, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 100巻, 476号, pp. 29-34, 20001123
565. 遺伝的アルゴリズムにおける個体のエリート度に基づく遺伝オペレータとGAパラメータの適応的調整, 電子情報通信学会論文誌. D-1, 情報・システム 1-情報処理, 82巻, 9号, pp. 1135-1143, 19990925
566. 任意時刻の複数プロセス故障を考慮したコータリに基づく分散相互排除アルゴリズム, 電子情報通信学会論文誌. D-1, 情報・システム 1-情報処理, 83巻, 8号, pp. 823-833, 20000825
567. 任意時刻のプロセスの故障と復帰を考慮した分散相互排除アルゴリズム, 電子情報通信学会技術研究報告. COMP, コンピュテーション, 96巻, 398号, pp. 41-50, 19961206
568. 動的ネットワークにおける経路更新問題を解く分散アルゴリズム, 電子情報通信学会技術研究報告. COMP, コンピュテーション, 93巻, 358号, pp. 11-20, 19931126
569. ULSI多層配線に対するバッファ挿入と配線幅を考慮したタイミングドリブン階層概略配線手法, 電子情報通信学会技術研究報告. FTS, フォールトトレラントシステム, 98巻, 585号, pp. 63-70, 19990205
570. ハイパーグラフ分割のための動的クラスタリングに基づくヒューリスティックアルゴリズム, 電子情報通信学会技術研究報告. FTS, フォールトトレラントシステム, 94巻, 313号, pp. 7-12, 19941027
571. タイミング制約を考慮したスタンダードセル概略配線手法, 電子情報通信学会技術研究報告. FTS, フォールトトレラントシステム, 94巻, 313号, pp. 31-36, 19941027
572. ソフトウェア開発環境を備えた研究用プロセッサIP, 電子情報通信学会技術研究報告, 101巻, 476号, pp. 121-126, 20011129
573. ATMネットワークにおける複数のQoSクラスを考慮したVPトポロジ設計と帯域幅割当て手法, 電子情報通信学会技術研究報告. IN, 情報ネットワーク, 96巻, 543号, pp. 161-168, 19970221
574. パフォーマンスを考慮したアナログLSIモジュールジェネレータ, 電子情報通信学会技術研究報告. CAS, 回路とシステム, 93巻, 432号, pp. 45-52, 19940121
575. A Graph Bisection Algorithm Based on Subgraph Migration (Special Section on VLSI Design and CAD Algorithms), IEICE transactions on fundamentals of electronics, communications and computer sciences, 77巻, 12号, pp. 2039-2044, 19941225
576. A Floorplanning Method with Topological Constraint Manipulation in VLSI Building Block Layout (Special Section on VLSI Design and CAD Algorithms), IEICE transactions on fundamentals of electronics, communications and computer sciences, 77巻, 12号, pp. 2053-2057, 19941225
577. A Performance-Driven Floorplanning Method with Interconnect Performance Estimation, IEICE transactions on fundamentals of electronics, communications and computer sciences, 85巻, 12号, pp. 2775-2784, 20021201
578. An Optimal Channel Pin Assignment Algorithm for Hierarchical Building-Block Layout Design (Special Section on VLSI Design and CAD Algorithms), IEICE transactions on fundamentals of electronics, communications and computer sciences, 76巻, 10号, pp. 1636-1644, 19931025
579. A Timing-Driven Global Routing Algorithm with Pin Assignment, Block Reshaping, and Positioning for Building Block Layout, IEICE transactions on fundamentals of electronics, communications and computer sciences, 81巻, 12号, pp. 2476-2484, 19981201
580. 適応的遺伝的アルゴリズムとシーケンスペアに基づくフロアプランニング手法, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 99巻, 481号, pp. 81-88, 19991127
581. システムオンシリコン時代を支えるCAD技術, 電子情報通信学会誌, 81巻, 9号, pp. 903-907, 199809
582. PA-2-8 VLSIチップ設計とCADツール, 電子情報通信学会総合大会講演論文集, 1999巻, 19990308
583. LSI化向け小面積多バンクメモリに関する考察, 電子情報通信学会技術研究報告. DSP, ディジタル信号処理, 102巻, 167号, pp. 125-130, 20020620
584. セルネットワークに基づくカラー・グレースケール画像分割アーキテクチャ, 電子情報通信学会技術研究報告. DSP, ディジタル信号処理, 102巻, 168号, pp. 49-54, 20020621
585. バンク構造を用いた高並列プロセッサ向き小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. DSP, ディジタル信号処理, 102巻, 169号, pp. 31-36, 20020622
586. バンク型マルチポートメモリにおける階層構造とクロスバ構造の比較, 電子情報通信学会技術研究報告. DSP, ディジタル信号処理, 102巻, 169号, pp. 37-42, 20020622
587. 相補型プレーナキャパシタを用いた130nm CMOS ダイナミック型 Ternary CAM, 電子情報通信学会技術研究報告. DSP, ディジタル信号処理, 103巻, 380号, pp. 77-82, 20031017
588. LSI化向け小面積多バンクメモリに関する考察, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 164号, pp. 125-130, 20020620
589. セルネットワークに基づくカラー・グレースケール画像分割アーキテクチャ, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 165号, pp. 49-54, 20020621
590. バンク構造を用いた高並列プロセッサ向き小面積多ポートレジスタファイル, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 166号, pp. 31-36, 20020622
591. マルチバンク構成レジスタファイルを用いたプロセッサにおけるレジスタアクセス・スケジューリング機構の構成と評価, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 684号, pp. 49-54, 20030228
592. 多段結合網を用いた小面積な多バンクメモリの性能評価, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 102巻, 684号, pp. 55-60, 20030228
593. 各信号経路においてカットされるネット数に制約を持つ大規模回路分割手法, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 96巻, 555号, pp. 49-56, 19970306
594. ビア数最小化とクロストークを陽に考慮したMCM配線手法, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 93巻, 391号, pp. 31-38, 19931216
595. BDDサイズを考慮した回路分割に基づく形式的論理検証手法, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 93巻, 391号, pp. 47-54, 19931216
596. 非線形計画法に基づく並列タイミングドリブンスタンダードセル配置手法, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 95巻, 421号, pp. 73-78, 19951215
597. ソフトウェア開発環境を備えた研究用プロセッサIP, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 101巻, 467号, pp. 121-126, 20011122
598. VLSIによる実現に適したグラフ2分割並列アルゴリズム, 電子情報通信学会論文誌. A, 基礎・境界, 78巻, 6号, pp. 692-701, 19950625
599. セル上配線ネットの選択を同時に行うスタンダードセル方式概略配線アルゴリズム, 電子情報通信学会論文誌. A, 基礎・境界, 77巻, 12号, pp. 1708-1718, 19941201
600. 遺伝的アルゴリズムにおける交差手法の適応的選択の一手法, 電子情報通信学会論文誌. D-1, 情報・システム 1-コンピュータ, 81巻, 7号, pp. 900-909, 199807
601. マルチバンク構成レジスタファイルを用いたプロセッサにおけるレジスタアクセス・スケジューリング機構の構成と評価, 電子情報通信学会技術研究報告. ICD, 集積回路, 102巻, 686号, pp. 49-54, 20030228
602. 相補型プレーナキャパシタを用いた130nm CMOS ダイナミック型 Ternary CAM, 電子情報通信学会技術研究報告. ICD, 集積回路, 103巻, 382号, pp. 77-82, 20031017
603. 各信号経路においてカットされるネット数に制約を持つ大規模回路分割手法, 電子情報通信学会技術研究報告. ICD, 集積回路, 96巻, 557号, pp. 49-56, 19970306
604. 最小ハミング距離検索機能を有する全並列型アーキテクチャによる小面積・高速連想メモリの開発, 電子情報通信学会技術研究報告. ICD, 集積回路, 101巻, 1号, pp. 27-34, 20010405
605. ソフトウェア開発環境を備えた研究用プロセッサIP, 電子情報通信学会技術研究報告. ICD, 集積回路, 101巻, 470号, pp. 121-126, 20011122
606. 複数プロセス故障を許した耐故障分散相互排除アルゴリズム(計算モデルと計算の複雑さに関する研究), 数理解析研究所講究録, 950巻, pp. 101-105, 199605
607. An Iterative Improvement Circuit Partitioning Algorithm under Path Delay Constraints, IEICE transactions on fundamentals of electronics, communications and computer sciences, 83巻, 12号, pp. 2569-2576, 20001201
608. A Reliability-Enhanced TCAM Architecture with Associated Embedded DRAM and ECC, IEICE transactions on electronics, 89巻, 11号, pp. 1612-1619, 20061101
609. ＣＡＭによる高速パターンマッチング機能を有する超並列ＳＩＭＤプロセッサ, 情報処理学会研究報告システムLSI設計技術（SLDM）, 2006巻, 111号, pp. 39-44, 20061026
610. CAMによる高速パターンマッチング機能を有する超並列SIMDプロセッサ, 電子情報通信学会技術研究報告. SIP, 信号処理, 106巻, 314号, pp. 39-44, 20061019
611. CAMによる高速パターンマッチング機能を有する超並列SIMDプロセッサ, 電子情報通信学会技術研究報告. IE, 画像工学, 106巻, 318号, pp. 39-44, 20061019
612. マルチプルCAMマッチとアダプティブテーブル最適化を利用するリアルタイムハフマン符号化アーキテクチャ, 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 425号, pp. 125-130, 20061207
613. ＣＡＭによる高速パターンマッチング機能を有する超並列ＳＩＭＤプロセッサ, 情報処理学会研究報告システムLSI設計技術（SLDM）, 2006巻, 111号, pp. 39-44, 20061026
614. CAMによる高速パターンマッチング機能を有する超並列SIMDプロセッサ, 電子情報通信学会技術研究報告. SIP, 信号処理, 106巻, 314号, pp. 39-44, 20061019
615. CAMによる高速パターンマッチング機能を有する超並列SIMDプロセッサ, 電子情報通信学会技術研究報告. IE, 画像工学, 106巻, 318号, pp. 39-44, 20061019
616. 超並列SIMD型演算プロセッサコアMX-1を利用したモルフォロジカルパターンスペクトラムの並列処理について, 電気学会論文誌．　Ｃ, 139巻, 3号, pp. 237-246, 2019
617. 音波を利用した簡易観測法による根の生長検出:～根の生長可視化画像との比較検証～, マイクロ・ナノ工学シンポジウム, 2019巻, 0号, 2019
618. 植物マイクロ流体系の生育パラメータ推定法の開発, マイクロ・ナノ工学シンポジウム, 2019巻, 0号, 2019
619. 濃縮液肥を搭載した自走式施肥装置の開発, マイクロ・ナノ工学シンポジウム, 2019巻, 0号, 2019
620. Real-time Huffman encoder with pipelined CAM-based data path and code-word-table optimizer, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E90D巻, 1号, pp. 334-345, 2007
621. A needle-type micro-sampling device for collecting nanoliter sap sample from plants, ANALYTICAL AND BIOANALYTICAL CHEMISTRY, 2021
622. A Hardware Implementation on Customizable Embedded DSP Core for Colorectal Tumor Classification with Endoscopic Video toward Real-Time Computer-Aided Diagnosais System, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E104A巻, 4号, pp. 691-701, 202104
     DOIを用いた論文検索結果へのリンク
623. Development of multi-class computer-aided diagnostic systems using the NICE/JNET classifications for colorectal lesions, JOURNAL OF GASTROENTEROLOGY AND HEPATOLOGY, 37巻, 1号, pp. 104-110, 202201
     DOIを用いた論文検索結果へのリンク
624. Feasibility Study for Computer-Aided Diagnosis System with Navigation Function of Clear Region for Real-Time Endoscopic Video Image on Customizable Embedded DSP Cores, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E105A巻, 1号, pp. 58-62, 202201
     DOIを用いた論文検索結果へのリンク
625. Development of multi-class computer-aided diagnostic systems using the NICE/JNET classifications for colorectal lesions, JOURNAL OF GASTROENTEROLOGY AND HEPATOLOGY, 37巻, 1号, pp. 104-110, 2022
626. A Hardware Implementation on Customizable Embedded DSP Core for Colorectal Tumor Classification with Endoscopic Video toward Real-Time Computer-Aided Diagnosais System, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E104A巻, 4号, pp. 691-701, 2021
627. Classification with CNN features and SVM on Embedded DSP Core for Colorectal Magnified NBI Endoscopic Video Image, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E105A巻, 1号, pp. 25-34, 2022
628. Feasibility Study for Computer-Aided Diagnosis System with Navigation Function of Clear Region for Real-Time Endoscopic Video Image on Customizable Embedded DSP Cores, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E105A巻, 1号, pp. 58-62, 2022
629. Quantitative identification of mucosal gastric cancer under magnifying endoscopy with flexible spectral imaging color enhancement., Journal of gastroenterology and hepatology, 28巻, 5号, 2013
630. Defocus-aware Dirichlet particle filter for stable endoscopic video frame recognition., Artificial intelligence in medicine, 68巻, 2016
631. A needle-type micro-sampling device for collecting nanoliter sap sample from plants., Analytical and bioanalytical chemistry, 413巻, 11号, 2021
632. Development of multi-class computer-aided diagnostic systems using the NICE/JNET classifications for colorectal lesions., Journal of gastroenterology and hepatology, 37巻, 1号, 2022
633. Spectroscopic studies on the electronic and magnetic states of Co-doped perovskite manganite Pr0.8Ca0.2Mn1-yCoyO3 thin films, 20131112
634. Classicalization of Quantum Variables and Quantum-Classical Hybrids, 20150623
635. Quantum-classical hybrids in a simplified model of QED and geometric phase induced by charged particle trajectory, 20160215
636. Memory Effect in Upper Bound of Heat Flux Induced by Quantum Fluctuations, 20161013
637. Perturbative Expansion of Irreversible Work in Fokker-Planck Equation a la Quantum Mechanics, 20170714
638. Nonequilibrium Work Relation from Schroedinger's Unrecognized Probability Theory, 20180117
639. Quantum Analysis and Thermodynamic Operator Relations in Stochastic Energetics, 20170915
640. Poisson bracket operator, 20211004
641. Ezh2 loss propagates hypermethylation at T cell differentiation-regulating genes to promote leukemic transformation., The Journal of clinical investigation, 128巻, 9号, 2018
642. Developing a reliable learning model for cognitive classification tasks using an associative memory, Proceedings of the 2007 IEEE Symposium on Computational Intelligence in Image and Signal Processing, CIISP 2007, pp. 214-219, 20070925
643. A 0.6-Tbps, 16-port SRAM design with 2-stage-pipeline and multi-stage-sensing scheme, ESSCIRC 2007 - Proceedings of the 33rd European Solid-State Circuits Conference, pp. 320-323, 20071201
644. CAM enhanced super parallel SIMD processor with high-speed pattern matching capability, Midwest Symposium on Circuits and Systems, pp. 803-806, 20071201
645. Fully parallel associative memory with human memory type learning model, 2007 10th International Conference on Computer and Information Technology, ICCIT, 20071201
646. Fully parallel single and two-stage associative memories for high speed pattern matching, Proceedings of ICECE 2008 - 5th International Conference on Electrical and Computer Engineering, pp. 291-296, 20081201
647. Low power and area efficient image segmentation VLSI architecture using 2-dimensional pixel-block scanning, 2008 International Symposium on Intelligent Signal Processing and Communication Systems, ISPACS 2008, 20090101
648. Grouping method based on feature matching for tracking and recognition of complex objects, 2008 International Symposium on Intelligent Signal Processing and Communication Systems, ISPACS 2008, 20090101
649. Associative-memory-based prototype LSI with recognition and on-line learning capability and its application to handwritten characters, ISPACS 2009 - 2009 International Symposium on Intelligent Signal Processing and Communication Systems, Proceedings, pp. 627-630, 20091201
650. VLSI-architecture for enabling multiple parallel associative searches with standard SRAM macros, ISPACS 2009 - 2009 International Symposium on Intelligent Signal Processing and Communication Systems, Proceedings, pp. 45-48, 20091201
651. A scalable massively parallel processor for real-time image processing, Digest of Technical Papers - IEEE International Solid-State Circuits Conference, 53巻, pp. 334-335, 20100518
652. Realization of efficient and low-power parallel face-detection with massive-parallel memory-embedded SIMD matrix, Midwest Symposium on Circuits and Systems, pp. 359-362, 20100920
653. Architecture and FPGA-implementation of scalable picture segmentation by 2D scanning with flexible pixel-block size, Proceedings - 2010 1st International Conference on Networking and Computing, ICNC 2010, pp. 128-132, 20101201
654. Optimization vector quantization by adaptive associative-memory- based codebook learning in combination with Huffman coding, Proceedings - 2010 1st International Conference on Networking and Computing, ICNC 2010, pp. 15-19, 20101201
655. Microscopic Derivation of Causal Diffusion Equation using Projection Operator Method, 20050822
656. Chiral and Color-superconducting Phase Transitions with Vector Interaction in a Simple Model, 20021101
657. Effects of Vector Coupling on Chiral and Color-superconducting Phase Transitions -- interplay among the scalar, pairing and vector interaction --, 20021212
658. Pseudogap of Color Superconductivity in Heated Quark Matter, 20040919
659. Langevin Dynamics of Chiral Phase Transition at Finite Temperature and Density, 20040709
660. Phenomenological approach to the critical dynamics of the QCD phase transition revisited, 20050712
661. Precursor of Color Superconductivity in Hot Quark Matter, 20020414
662. Microscopic formula for transport coefficients of causal hydrodynamics, 20070622
663. Solving the rectangular packing problem by an adaptive GA based on sequence-pair, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, 1999-January巻, pp. 181-184, 19990101
664. Timing-driven hierarchical global routing with wire-sizing and buffer-insertion for VLSI with multi-routing-layer, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, pp. 99-104, 20001201
665. A standard cell global routing algorithm with net selection for over‐the‐cell routing, Electronics and Communications in Japan (Part III: Fundamental Electronic Science), 78巻, 12号, pp. 102-115, 19950101
666. Pin assignment with global routing for VLSI building block layout, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 15巻, 12号, pp. 1575-1583, 19961201
667. A three-layer over-the-cell multi-channel router for a new cell model, Integration, the VLSI Journal, 21巻, 3号, pp. 171-189, 19961201
668. A timing-driven placement algorithm with the Elmore delay model for row-based VLSIs, Integration, the VLSI Journal, 24巻, 1号, pp. 53-77, 19970101
669. A timing-driven floorplanning algorithm with the Elmore delay model for building block layout, Integration, the VLSI Journal, 27巻, 1号, pp. 57-76, 19990101
670. An iterative improvement circuit partitioning algorithm under path delay constraints, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E83-A巻, 12号, pp. 2569-2576, 20000101
671. An LSI implementation of an adaptive genetic algorithm with on-the-fly crossover operator selection, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, 1999-January巻, pp. 37-40, 19990101
672. Genetic algorithm accelerator GAA-II, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, pp. 9-10, 20001201
673. Solving the capacitor placement problem in a radial distribution system using an adaptive genetic algorithm, Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics), 1498 LNCS巻, pp. 1028-1037, 19980101
674. An architecture for compact associative memories with deca-ns nearest-match capability up to large distances, Digest of Technical Papers - IEEE International Solid-State Circuits Conference, 443巻, pp. 170-171, 20010101
675. Compact associative-memory architecture with fully parallel search capability for the minimum hamming distance, IEEE Journal of Solid-State Circuits, 37巻, 2号, pp. 218-227, 20020201
676. A Cost-efficient Dynamic Ternary CAM in 130nm CMOS Technology with Planar Complementary Capacitors and TSR Architecture, IEEE Symposium on VLSI Circuits, Digest of Technical Papers, pp. 83-84, 20031001
677. Fully-parallel pattern-matching engine with dynamic adaptability to Hamming or Manhattan distance, IEEE Symposium on VLSI Circuits, Digest of Technical Papers, CIRCUITS SYMP.号, pp. 252-255, 20021201
678. Distributed against centralised crossbar function for realising bank-based multiport memories, Electronics Letters, 40巻, 2号, pp. 101-103, 20040122
679. Distributed crossbar architecture for area-efficient combined data/instruction caches with multiple ports, Electronics Letters, 40巻, 3号, pp. 160-162, 20040205
680. Compact 12-port multi-bank register file test-chip in 0.35μm CMOS for highly parallel processors, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, pp. 551-552, 20040601
681. Associative memory with fully parallel nearest-Manhattan-distance search for low-power real-time single-chip applications, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, pp. 543-544, 20040601
682. A 143MHz 1.1W 4.5Mb dynamic TCAM with hierarchical searching and shift redundancy architecture, Digest of Technical Papers - IEEE International Solid-State Circuits Conference, 47巻, pp. 162-163+502, 20031201
683. A novel hierarchical multi-port cache, European Solid-State Circuits Conference, pp. 405-408, 20031201
684. A nearest-Hamming-distance search memory with fully parallel mixed digital-analog match circuitry, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, 2003-January巻, pp. 591-592, 20030101
685. Real-time segmentation architecture of gray-scale/color motion pictures and digital test-chip implementation, 2002 IEEE Asia-Pacific Conference on ASIC, AP-ASIC 2002 - Proceedings, pp. 237-240, 20020101
686. Optimized multi-stage minimum-distance-search circuit with feedback-stabilization for fully-parallel associative memories, Midwest Symposium on Circuits and Systems, 1巻, 20041201
687. Analog-circuit-component optimization with genetic algorithm, Midwest Symposium on Circuits and Systems, 1巻, 20041201
688. A hierarchical placement method for standard cell layout based on wire length driven clustering, Midwest Symposium on Circuits and Systems, 3巻, 20041201
689. Low power bank-based multi-port SRAM design due to bank standby mode, Midwest Symposium on Circuits and Systems, 1巻, 20041201
690. Low-power design for real-time image segmentation LSI and compact digital CMOS implementation, Proceedings of 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits, pp. 432-433, 20041201
691. A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and shift redundancy architecture, IEEE Journal of Solid-State Circuits, 40巻, 1号, pp. 245-251, 20050101
692. Chip size and performance evaluations of shared cache for on-chip multiprocessor, Systems and Computers in Japan, 36巻, 9号, pp. 1-13, 20050801
693. 350nm CMOS test-chip for architecture verification of real-time QVGA color-video segmentation at the 90nm technology node, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, pp. 531-532, 20040601
694. A 143MHz 1.1W 4.5Mb dynamic TCAM with hierarchical searching and shift redundancy architecture, Digest of Technical Papers - IEEE International Solid-State Circuits Conference, 47巻, 20040602
695. A CAM-based signature-matching Co-processor with application-driven power-reduction features, IEICE Transactions on Electronics, E88-C巻, 6号, pp. 1332-1342, 20050101
696. Pixel-parallel digital CMOS implementation of image segmentation by region growing, IEE Proceedings: Circuits, Devices and Systems, 152巻, 6号, pp. 579-589, 20051201
697. Embedded low-power dynamic TCAM architecture with transparently scheduled refresh, IEICE Transactions on Electronics, E88-C巻, 4号, pp. 622-629, 20050101
698. Design of Superscalar processor with multi-bank register file, Proceedings - IEEE International Symposium on Circuits and Systems, pp. 3507-3510, 20051201
699. Superscalar processor with multi-bank register file, Proceedings of the Innovative Architecture for Future Generation High-Performance Processors and Systems, 2005巻, pp. 3-12, 20051201
700. Multi-port CAM based VLSI architecture for huffman coding with real-time optimized code word table, Midwest Symposium on Circuits and Systems, 2005巻, pp. 55-58, 20051201
701. CAM-based VLSI architecture for huffman coding with real-time optimization of the code word table, Proceedings - IEEE International Symposium on Circuits and Systems, pp. 5202-5205, 20051201
702. A parallel hardware design for parametric active contour models, IEEE International Conference on Advanced Video and Signal Based Surveillance - Proceedings of AVSS 2005, 2005巻, pp. 609-613, 20051201
703. Evaluation of bank-based multiport memory architecture with blocking network, Electronics and Communications in Japan, Part III: Fundamental Electronic Science (English translation of Denshi Tsushin Gakkai Ronbunshi), 89巻, 6号, pp. 22-33, 20060601
704. Performance evaluation of superscalar processor with multi-bank register file and an implementation result, WSEAS Transactions on Computers, 5巻, 9号, pp. 1993-2000, 20060901
705. Image segmentation and pattern matching based FPGA/ASIC implementation architecture of real-time object tracking, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, 2006巻, pp. 176-181, 20060919
706. An LSI hardware design for online character recognition using associative memory, Midwest Symposium on Circuits and Systems, 2005巻, pp. 464-467, 20051201
707. Multi-bank register file for increased performance of highly-parallel processors, ESSCIRC 2006 - Proceedings of the 32nd European Solid-State Circuits Conference, pp. 154-157, 20061201
708. A learning OCR system using short/long-term memory approach and hardware implementation in FPGA, 2006 IEEE Congress on Evolutionary Computation, CEC 2006, pp. 687-693, 20061201
709. Multi-object tracking VLSI architecture using image-scan based region growing and feature matching, Proceedings - IEEE International Symposium on Circuits and Systems, pp. 5575-5578, 20061201
710. Access queues for multi-bank register files enabling enhanced performance of highly parallel processors, IEEE Region 10 Annual International Conference, Proceedings/TENCON, 20060101
711. An FPGA-based region-growing video segmentation system with boundary-scan-only LSI architecture, IEEE Asia-Pacific Conference on Circuits and Systems, Proceedings, APCCAS, pp. 944-947, 20061201
712. Application of multi-ported CAM for parallel coding, IEEE Asia-Pacific Conference on Circuits and Systems, Proceedings, APCCAS, pp. 1859-1862, 20061201
713. Unified data/instruction cache with hierarchical multi-port architecture and hidden precharge pipeline, IEEE Asia-Pacific Conference on Circuits and Systems, Proceedings, APCCAS, pp. 1297-1300, 20061201
714. Fully parallel associative memory architecture with mixed digital-analog match circuit for nearest Euclidean distance search, IEEE Asia-Pacific Conference on Circuits and Systems, Proceedings, APCCAS, pp. 1309-1312, 20061201
715. Object tracking in video pictures based on image segmentation and pattern matching, Proceedings - IEEE International Symposium on Circuits and Systems, pp. 3215-3218, 20051201
716. A low-power video segmentation LSI with boundary-active-only architecture, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, 2巻, 20051201
717. Efficient vertical/horizontal-space 1D-DCT processing based on massive-parallel matrix-processing engine, Proceedings - IEEE International Symposium on Circuits and Systems, pp. 525-528, 20070101
718. Low-power word-parallel nearest-hamming-distance search circuit based on frequency mapping, ESSCIRC 2010 - 36th European Solid State Circuits Conference, pp. 538-541, 20101227
719. A 381 fs/bit, 51.7 nW/bit nearest Hamming-distance search circuit in 65 nm CMOS, IEEE Symposium on VLSI Circuits, Digest of Technical Papers, pp. 192-193, 20110916
720. Real-time hybrid learning and recognition system with software-hardware cooperation, 2011 IEEE International Conference on Robotics and Biomimetics, ROBIO 2011, pp. 2505-2510, 20111201
721. Labeling colorectal NBI zoom-videoendoscope image sequences with MRF and SVM, Proceedings of the Annual International Conference of the IEEE Engineering in Medicine and Biology Society, EMBS, pp. 4831-4834, 20131031
722. Power electronics education using the integrated circuit consistent education system and TCAD, Proceedings - Frontiers in Education Conference, FIE, pp. 1456-1458, 20131201
723. Smoothing posterior probabilities with a particle filter of dirichlet distribution for stabilizing colorectal NBI endoscopy recognition, 2013 IEEE International Conference on Image Processing, ICIP 2013 - Proceedings, pp. 621-625, 20130101
724. Pipeline scanning architecture with computation reduction for rectangle pattern matching in real-time traffic sign detection, Proceedings - IEEE International Symposium on Circuits and Systems, pp. 1532-1535, 20140101
725. FPGA implementation of feature extraction for colorectal endoscopic images with NBI magnification, Proceedings - IEEE International Symposium on Circuits and Systems, pp. 2515-2518, 20140101
726. Compact hardware oriented number recognition algorithm for real-time speed traffic-sign recognition, Proceedings - IEEE International Symposium on Circuits and Systems, pp. 2535-2538, 20140101
727. SVM-MRF segmentation of colorectal NBI endoscopic images, 2014 36th Annual International Conference of the IEEE Engineering in Medicine and Biology Society, EMBC 2014, pp. 4739-4742, 20141102
728. FPGA implementation of type identifier for colorectal endoscopie images with NBI magnification, IEEE Asia-Pacific Conference on Circuits and Systems, Proceedings, APCCAS, 2015-February巻, February号, pp. 651-654, 20150205
729. Low cost hardware implementation for traffic sign detection system, IEEE Asia-Pacific Conference on Circuits and Systems, Proceedings, APCCAS, 2015-February巻, February号, pp. 363-366, 20150205
730. Trade-off between speed and performance for colorectal endoscopic NBI image classification, Progress in Biomedical Optics and Imaging - Proceedings of SPIE, 9413巻, 20150101
731. Image segmentation of pyramid style identifier based on Support Vector Machine for colorectal endoscopic images, Proceedings of the Annual International Conference of the IEEE Engineering in Medicine and Biology Society, EMBS, 2015-November巻, pp. 2997-3000, 20151104
732. Transfer learning for Bag-of-Visual words approach to NBI endoscopic image classification, Proceedings of the Annual International Conference of the IEEE Engineering in Medicine and Biology Society, EMBS, 2015-November巻, pp. 785-788, 20151104
733. Computer-aided diagnosis of colorectal polyp histology by using a real-time image recognition system and narrow-band imaging magnifying colonoscopy, Gastrointestinal Endoscopy, 83巻, 3号, pp. 643-649, 20160301
734. Discriminative subtree selection for NBI endoscopic image labeling, Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics), 10117 LNCS巻, pp. 610-624, 20170101
735. Breast tumor tissues classification using the modified cole-cole parameters with machine learning technique, IET Conference Publications, 2018巻, CP741号, 20180101
736. Parallel processing of morphological pattern spectrum for a massive-parallel memory-embedded SIMD matrix processor MX-1, IEEJ Transactions on Electronics, Information and Systems, 139巻, 3号, pp. 237-246, 20190101
737. Implementation of Computer-Aided Diagnosis System on Customizable DSP Core for Colorectal Endoscopic Images with CNN Features and SVM, IEEE Region 10 Annual International Conference, Proceedings/TENCON, 2018-October巻, pp. 1663-1666, 20190222
738. A hardware implementation of colorectal tumor classification for endoscopic video on customizable DSP toward real-time computer-aided diagnosis system, Proceedings - IEEE International Symposium on Circuits and Systems, 2019-May巻, 20190101
739. Development of in-situ monitoring system for crop growth observation, 2019 2nd International Symposium on Devices, Circuits and Systems, ISDCS 2019 - Proceedings, 20190521
740. Low cost and robust field-deployable environmental sensor for smart agriculture, 2019 2nd International Symposium on Devices, Circuits and Systems, ISDCS 2019 - Proceedings, 20190521
741. An Iot-gateway with the information-centric communication, 2019 2nd International Symposium on Devices, Circuits and Systems, ISDCS 2019 - Proceedings, 20190521
742. Nano-litter micro sampling device for extracting sample from plants, 22nd International Conference on Miniaturized Systems for Chemistry and Life Sciences, MicroTAS 2018, 4巻, pp. 2273-2276, 20180101
743. Development of a low-invasive sound-based root growth detection system, IFAC-PapersOnLine, 52巻, 30号, pp. 225-230, 20190101
744. Novel micro-fluidic circuit model of plant vascular system for the growth navigation, 23rd International Conference on Miniaturized Systems for Chemistry and Life Sciences, MicroTAS 2019, pp. 92-93, 20190101
745. Development of controlled release tablet reagents embedded compact nutrient analyzer for continuous monitoring of nutrient content in crop body, 23rd International Conference on Miniaturized Systems for Chemistry and Life Sciences, MicroTAS 2019, pp. 1488-1489, 20190101
746. Feature extraction of colorectal endoscopic images for computer-aided diagnosis with CNN, 2019 2nd International Symposium on Devices, Circuits and Systems, ISDCS 2019 - Proceedings, 20190521
747. Dragonfly-Like Micro Sampling Device for Extracting Nano-Liter Sample from Plants, 2019 20th International Conference on Solid-State Sensors, Actuators and Microsystems and Eurosensors XXXIII, TRANSDUCERS 2019 and EUROSENSORS XXXIII, pp. 697-700, 20190601
748. Multistep reactions by aligned tablet reagents for long term monitoring of plant culture solution, MicroTAS 2020 - 24th International Conference on Miniaturized Systems for Chemistry and Life Sciences, pp. 478-479, 20200101
749. Classification Method with CNN features and SVM for Computer-Aided Diagnosis System in Colorectal Magnified NBI Endoscopy, IEEE Region 10 Annual International Conference, Proceedings/TENCON, 2020-November巻, pp. 1095-1100, 20201116
750. A hardware implementation on customizable embedded dsp core for colorectal tumor classification with endoscopic video toward real-time computer-aided diagnosais system, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E104.A巻, 4号, pp. 691-701, 20210401
751. A Lesion Classification Method Using Deep Learning Based on JNET Classification for Computer-Aided Diagnosis System in Colorectal Magnified NBI Endoscopy, 2021 36th International Technical Conference on Circuits/Systems, Computers and Communications, ITC-CSCC 2021, 20210627
752. Sweat Droplets Detection Using Deep Learning for the Impression Mold Technique to Evaluate Sweating Responses to Thermal Stimulus, 2021 36th International Technical Conference on Circuits/Systems, Computers and Communications, ITC-CSCC 2021, 20210627
753. Automatic Detection of Skin Surface Structure Using Deep Learning for the Impression Mold Technique, 2021 36th International Technical Conference on Circuits/Systems, Computers and Communications, ITC-CSCC 2021, 20210627
754. A Lesion Classification Method Using Deep Learning Based on NICE Classification for Computer-Aided Diagnosis System in Colorectal NBI Endoscopy, 2021 36th International Technical Conference on Circuits/Systems, Computers and Communications, ITC-CSCC 2021, 20210627
755. An Image Segmentation Method for Automatic Analysis of Skin Surface Structure in Atopic Dermatitis by the Impression Mold Technique, Midwest Symposium on Circuits and Systems, 2021-August巻, pp. 563-566, 20210809
756. Sweat Droplets Detection Using Image Segmentation on Skin Surface for Evaluation of Sweating Responses to Thermal Stimulus in Atopic Dermatitis, Midwest Symposium on Circuits and Systems, 2021-August巻, pp. 559-562, 20210809
757. AN OPTIMAL CHANNEL PIN ASSIGNMENT ALGORITHM FOR HIERARCHICAL BUILDING-BLOCK LAYOUT DESIGN, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E76A巻, 10号, pp. 1636-1644, 1993
758. A GRAPH BISECTION ALGORITHM-BASED ON SUBGRAPH MIGRATION, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E77A巻, 12号, pp. 2039-2044, 1994
759. A timing-driven placement algorithm with the Elmore delay model for row-based VLSIs, INTEGRATION-THE VLSI JOURNAL, 24巻, 1号, pp. 53-77, 1997
760. Solving the capacitor placement problem in a radial distribution system using an adaptive genetic algorithm, PARALLEL PROBLEM SOLVING FROM NATURE - PPSN V, 1498巻, pp. 1028-1037, 1998
761. An iterative improvement circuit partitioning algorithm under path delay constraints, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E83A巻, 12号, pp. 2569-2576, 2000
762. A FLOORPLANNING METHOD WITH TOPOLOGICAL CONSTRAINT MANIPULATION IN VLSI BUILDING-BLOCK LAYOUT, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E77A巻, 12号, pp. 2053-2057, 1994
763. A standard cell global routing algorithm with net selection for over-the-cell routing, ELECTRONICS AND COMMUNICATIONS IN JAPAN PART III-FUNDAMENTAL ELECTRONIC SCIENCE, 78巻, 12号, pp. 102-115, 1995
764. A three-layer over-the-cell multi-channel router for a new cell model, INTEGRATION-THE VLSI JOURNAL, 21巻, 3号, pp. 171-189, 1996
765. Pin assignment with global routing for VLSI building block layout, IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, 15巻, 12号, pp. 1575-1583, 1996
766. An efficient timing-driven global routing method for standard cell layout, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E79D巻, 10号, pp. 1410-1418, 1996
767. Mixed planar and H-V over-the-cell routing for standard cells with nonuniform over-the-cell routing capacities, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E79D巻, 10号, pp. 1419-1430, 1996
768. Compact associative-memory architecture with fully parallel search capability for the minimum Hamming distance, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 37巻, 2号, pp. 218-227, 2002
769. A performance-driven floorplanning method with interconnect performance estimation, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E85A巻, 12号, pp. 2775-2784, 2002
770. Efficient video-picture segmentation algorithm for cell-network-based digital CMOS implementation, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E87D巻, 2号, pp. 500-503, 2004
771. A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and shift redundancy architecture, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 40巻, 1号, pp. 245-253, 2005
772. Boundary-active-only adaptive power-reduction scheme for region-growing video-segmentation, IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, E89D巻, 3号, pp. 1299-1302, 2006
773. Memory Effect and Fast Spinodal Decomposition, 20070828
774. Shock propagation and stability in causal dissipative hydrodynamics, 20080512
775. Stability and Causality in relativistic dissipative hydrodynamics, 20080719
776. Extensivity of Irreversible Current and Stability in Causal Dissipative Hydrodynamics, 20090126
777. Shear viscosity coefficient and relaxation time of causal dissipative hydrodynamics in QCD, 20090630
778. A timing-driven global routing algorithm with pin assignment, block reshaping, and positioning for building block layout, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E81A巻, 12号, pp. 2476-2484, 1998
779. Effect of bulk viscosity on Elliptic Flow near QCD phase transition, 20091010
780. Extended Thermodynamic Relation and Fluctuation Theorem in Stochastic Dynamics with Time Reversed Process, 20090720
781. Bulk viscosity effects on elliptic flow, 20090930
782. The effect of shear and bulk viscosities on elliptic flow, 20100211
783. Dissipative relativistic fluid dynamics: a new way to derive the equations of motion from kinetic theory, 20100428
784. Schroedinger Equation in Rotating Frame by using Stochastic Variational Method, 20161122
785. More quantum centrifugal effect in rotating frame, 20170505
786. Uncertainty relation for angle from a quantum-hydrodynamical perspective, 20200316
787. Dynamical Correlations as Origin of Nonextensive Entropy, 20050616
788. How Far Can the SO(10) Two Higgs Model Describe the Observed Neutrino Masses and Mixings ?, 20020223
789. Incorporating Memory Effects in Phase Separation Processes, 20060315
790. Open Problems in Hydrodynamical Approach to Relativistic Heavy Ion Collisions, 20060614
791. Relativistic Dissipative Hydrodynamics: A Minimal Causal Theory, 20070322
792. New Formulation of Causal Dissipative Hydrodynamics: Shock wave propagation, 20070119
793. Decay process accelerated by tunneling in its very early stage, 20021025
794. A timing-driven floorplanning algorithm with the Elmore delay model for building block layout, INTEGRATION-THE VLSI JOURNAL, 27巻, 1号, pp. 57-76, 1999
795. Distributed against centralised crossbar function for realising bank-based multiport memories, ELECTRONICS LETTERS, 40巻, 2号, pp. 101-103, 2004
796. Distributed crossbar architecture for area-efficient combined data/instruction caches with multiple ports, ELECTRONICS LETTERS, 40巻, 3号, pp. 160-162, 2004
797. Embedded low-power dynamic TCAM architecture with transparently scheduled refresh, IEICE TRANSACTIONS ON ELECTRONICS, E88C巻, 4号, pp. 622-629, 2005
798. A CAM-based signature-matching co-processor with application-driven power-reduction features, IEICE TRANSACTIONS ON ELECTRONICS, E88C巻, 6号, pp. 1332-1342, 2005
799. Pixel-parallel digital CMOS implementation of image segmentation by region growing, IEE PROCEEDINGS-CIRCUITS DEVICES AND SYSTEMS, 152巻, 6号, pp. 579-589, 2005
800. Evaluation of bank-based multiport memory architecture with blocking network, ELECTRONICS AND COMMUNICATIONS IN JAPAN PART III-FUNDAMENTAL ELECTRONIC SCIENCE, 89巻, 6号, pp. 22-33, 2006
801. Computer-aided diagnosis of colorectal polyp histology by using a real-time image recognition system and narrow-band imaging magnifying colonoscopy, GASTROINTESTINAL ENDOSCOPY, 83巻, 3号, pp. 643-649, 2016
802. Development of multi-class computer-aided diagnostic systems using the NICE/JNET classifications for colorectal lesions, Journal of Gastroenterology and Hepatology (Australia), 37巻, 1号, pp. 104-110, 20220101
803. Adaptation of genetic operators and parameters of a genetic algorithm based on the elite degree of an individual, Systems and Computers in Japan, 32巻, 1号, pp. 29-37, 20010101
804. A coterie-based mutual exclusion algorithm for distributed systems allowing multiple process failures at arbitrary time, Systems and Computers in Japan, 33巻, 12号, pp. 87-96, 20021115

著書等出版物

1. 2022年02月22日, アグリバイオ, In order to understand how the environment around the crop and the application of fertilizer to the crop affect the changes in crop traits, we have developed a technique and instrumentation to acquire time-series image information of the crop and extract parameters related to the trait changes from them. This enables us to obtain information on trait changes in each part of the crop, to examine the relationship with fertilizer application and environmental conditions, and to identify quantifiable parameters. We also developed the basic technology to automatically extract and track the quantitative values of the parameters representing the trait changes from various images, such as visual and thermographic images., 作物周辺の環境や作物への施肥が，作物の形質変化にどのように影響するかを把握するために，作物の時系列画像情報を取得し，それらから形質変化に関係するパラメータを特徴抽出する技術と計器を開発した。これにより，作物各部位の形質変化の情報を取得し，施肥や環境条件との関係性について検討し，定量化可能なパラメータを見出しことが可能である。また取得した可視・サーモ画像などの多様な画像から形質変化を表すパラメータの定量値を自動に抽出・追跡するための基盤技術の開発を行った。, 作物の生育状態把握, 画像処理技術, センサー, AI, 北隆館, 2022年, 2022, 単行本（学術書）, 分担執筆, 日本語, 小出哲士, 01327-03, 98, 13-17
   Amazon URL
2. 2021年11月30日, Biomedical Engineering, Chapter 16, A Hierarchical Type Segmentation Hardware for Colorectal Endoscopic Images with Narrow Band Imaging Magnification, A Hierarchical Type Segmentation Hardware for Colorectal Endoscopic Images with Narrow Band Imaging Magnification, A Hierarchical Type Segmentation Hardware for Colorectal Endoscopic Images with Narrow Band Imaging Magnification, Biomedical Engineering, AI, Image Processing, VLSI, Hardware, Jenny Stanford Publishing Pte Ltd., 2021年, 2021, 単行本（学術書）, 分担執筆, English, Tetsushi Koide, Toru Tamaki, Shigeto Yoshida, Shinji Tanaka, 978-9814877633, 380, 319-329
   Amazon URLAmazon 画像リンク（小）
3. 1999年12月, 半導体大辞典 , 工業調査会, 1999年, 12, 共編著, 小出　哲士
4. 1998年09月, 電子情報通信学会学会誌 , 電子情報通信学会, 1998年, 09, 共著, 小出　哲士

招待講演、口頭・ポスター発表等

1. “学習機能を有するリアルタイム対象物認識プラットフォーム, 小出哲士, 小出哲士，玉木徹，吉田成人，三重野寛，田中信治, YMFGゾーンプランニング「広域技術マッチングフェア」, 2017年03月22日, 招待, 日本語
2. 機械学習と転移学習の機能を有するリアルタイム画像認識システムの開発～内視鏡診断支援システムへの応用～, 小出哲士，玉木徹，吉田成人，三重野寛，田中信治, 小出哲士，玉木徹，吉田成人，三重野寛，田中信治, 第8回産業用ロボット活用高度化研究会, 2016年12月12日, 招待, 日本語
3. An FPGA Implementation of SVM for Type Identification with Colorectal Endoscopic Images, T. Okamoto, T. Koide, A. T. Hoang, T. Shimizu, K. Sugi, H. Sakurai, T. Tamaki, T. Hirakawa, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, T. Okamoto, T. Koide, A. T. Hoang, T. Shimizu, K. Sugi, H. Sakurai, T. Tamaki, T. Hirakawa, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, the 20th Workshop on Synthesis And System Integration of Mixed Information technologies, 2016年10月24日, 通常, 英語
4. Prototype Speed Limit Sign Recognition System Implementation on Rapid Prototyping Platform, A. T. Hoang, T. Okamoto, T. Koide, A. T. Hoang, T. Okamoto, T. Koide, The 20th Workshop on Synthesis And System Integration of Mixed Information technologies, 2016年10月24日, 通常, 英語
5. 大腸・胃がんの内視鏡診断をサポートする学習機能を有する診断支援システムの基盤技術開発, 小出哲士, 次世代医療システム産業化フォーラム2016, 2016年09月29日, 招待, 日本語
6. 大腸・胃拡大内視鏡診断のための学習機能を有する診断支援(CAD)システム, 小出哲士, 小出哲士，玉木徹，吉田成人，三重野寛，田中信治, イノベーションジャパン2016, 2016年08月25日, 招待, 日本語
7. A Hardware Accelerator for Bag-of Features based Visual Word Transformation in Computer Aided Diagnosis for Colorectal Endoscopic Images, T. Koide, T. Okamoto, T. Shimizu, K. Sugi, A. T. Hoang, T. Tamaki, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, T. Koide, T. Okamoto, T. Shimizu, K. Sugi, A. T. Hoang, T. Tamaki, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, The 31st International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2016), 2016年07月10日, 通常, 英語
8. Compact and High-Speed Hardware Feature Extraction Accelerator for Dense Scale-Invariant Feature Transform, T. Koide, T. Okamoto, T. Shimizu, K. Sugi, A. T. Hoang, T. Tamaki, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, T. Koide, T. Okamoto, T. Shimizu, K. Sugi, A. T. Hoang, T. Tamaki, B. Raytchev, K. Kaneda, S. Yoshida, H. Mieno and S. Tanaka, The 31st International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2016), 2016年07月10日, 通常, 英語
9. 大腸・胃拡大内視鏡診断のための学習機能を有する診断支援(CAD)システム, 小出哲士, 小出哲士，玉木徹，吉田成人，三重野寛，田中信治, 第15回国際バイオテクノロジー展 BIO tech 2016，第13回アカデミックフォーラム, 2016年05月11日, 招待, 日本語
10. 大腸内視鏡診断支援のための高速な特徴量抽出システム, 清水 達也, 小出 哲士, Anh-Tuan Hoang, 杉 幸樹, 岡本 拓巳, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 清水 達也, 小出 哲士, Anh-Tuan Hoang, 杉 幸樹, 岡本 拓巳, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 電子情報通信学会集積回路研究会, 2016年03月02日, 通常, 日本語, 電子情報通信学会集積回路研究会, 東広島市
11. 大腸内視鏡画像診断支援のためのVisual Word特徴量変換システム, 杉 幸樹, 小出 哲士, 清水 達也, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 杉 幸樹, 小出 哲士, 清水 達也, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 電子情報通信学会集積回路研究会, 2016年03月02日, 通常, 日本語, 電子情報通信学会集積回路研究会, 東広島市
12. Support Vector Machineを用いた大腸内視鏡画像診断支援タイプ識別システム, 岡本 拓巳, 小出 哲士, 清水 達也, 杉 幸樹, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 岡本 拓巳, 小出 哲士, 清水 達也, 杉 幸樹, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 電子情報通信学会集積回路研究会, 2016年03月02日, 通常, 日本語, 電子情報通信学会集積回路研究会, 東広島市
13. 大腸内視鏡画像認識のための転移学習手法, 園山 昌司，平川 翼，玉木 徹，栗田 多喜夫，Bisser Raytchev，金田 和文，小出 哲士，吉田 成人，三重野 寛，田中 信治, 園山 昌司，平川 翼，玉木 徹，栗田 多喜夫，Bisser Raytchev，金田 和文，小出 哲士，吉田 成人，三重野 寛，田中 信治, 電子情報通信学会医用画像研究会, 2016年01月19日, 通常, 日本語, 電子情報通信学会医用画像研究会, 那覇市
14. ロバストな診断支援システムを実現するボトムアップ特徴量構築アーキテクチャ, 杉幸樹, 小出 哲士, 清水 達也, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 杉幸樹, 小出 哲士, 清水 達也, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 電子情報通信学会リコンフィギュラブルシステム研究会, 2015年12月01日, 通常, 日本語, 電子情報通信学会リコンフィギュラブルシステム研究会, 長崎市
15. リアルタイム消化管内視鏡診断支援に適した特徴量抽出アーキテクチャ, 清水 達也, 小出 哲士, 杉 幸樹, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 清水 達也, 小出 哲士, 杉 幸樹, 岡本 拓巳, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 電子情報通信学会リコンフィギュラブルシステム研究会, 2015年12月01日, 通常, 日本語, 電子情報通信学会リコンフィギュラブルシステム研究会, 長崎市
16. 大腸内視鏡画像タイプ識別のためのSVM推定確率算出ハードウェア, 岡本 拓巳, 小出 哲士, 清水 達也, 杉 幸樹, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 岡本 拓巳, 小出 哲士, 清水 達也, 杉 幸樹, Anh-Tuan Hoang, 佐藤 光, 玉木 徹, Bisser Raytchev, 金田 和文, 吉田 成人, 三重野 寛, 田中 信治, 情報処理学会システムとLSIの設計技術（SLDM）, 2015年12月01日, 通常, 日本語, 情報処理学会システムとLSIの設計技術（SLDM）
17. 道路速度標識認識システムのRapid Prototyping Platform への実装, 佐藤 光, Anh-Tuan Hoang, 小出 哲士, 岡本 拓巳, 佐藤 光, Anh-Tuan Hoang, 小出 哲士, 岡本 拓巳, 情報通信学会システムとLSIの設計技術（SLDM）, 2015年12月01日, 通常, 日本語, 情報通信学会システムとLSIの設計技術（SLDM）, 長崎市
18. 大腸内視鏡診断支援のための複数サイズの階層的検出ウィンドウを用いたタイプ識別ハードウェア, 岡本 拓巳，小出 哲士，清水 達也，杉 幸樹，Anh-Tuan Hoang，佐藤 光，玉木 徹，Bisser Raytchev，金田 和文，吉田 成人，三重野 寛，田中 信治, 岡本 拓巳，小出 哲士，清水 達也，杉 幸樹，Anh-Tuan Hoang，佐藤 光，玉木 徹，Bisser Raytchev，金田 和文，吉田 成人，三重野 寛，田中 信治, 2015年06月19日, 通常, 日本語, 電子情報通信学会リコンフィギュラブルシステム研究会, 京都大学
19. Bag-of-Featuresに基づくVisual Word特徴量変換ハードウェアに関する考察, 杉 幸樹，小出 哲士，清水 達也，岡本 拓巳，Anh-Tuan Hoang，佐藤 光，玉木 徹，Bisser Raytchev，金田 和文，吉田 成人，三重野 寛，田中 信治, 杉 幸樹，小出 哲士，清水 達也，岡本 拓巳，Anh-Tuan Hoang，佐藤 光，玉木 徹，Bisser Raytchev，金田 和文，吉田 成人，三重野 寛，田中 信治, 電子情報通信学会リコンフィギュラブルシステム研究会, 2015年06月19日, 通常, 日本語, 電子情報通信学会リコンフィギュラブルシステム研究会, 京都大学
20. 大腸内視鏡画像診断支援のためのリアルタイムD-SIFT特徴量抽出, [MK-DC-1] 清水 達也，小出 哲士，杉幸樹，岡本 拓巳，Anh-Tuan Hoang，玉木 徹，Bisser Raytchev，金田 正文，吉田 成人，三重野 寛，田中 信治, [MK-DC-1] 清水 達也，小出 哲士，杉幸樹，岡本 拓巳，Anh-Tuan Hoang，玉木 徹，Bisser Raytchev，金田 正文，吉田 成人，三重野 寛，田中 信治, 第1回電子デバイス・回路・照明・システム関連教育・研究ワークショップ, 2015年05月23日, 通常, 日本語, 第1回電子デバイス・回路・照明・システム関連教育・研究ワークショップ実行委員会, 広島市
21. レイアウト設計と組合せ最適化, 小出 哲士, VDEC LSIデザイナーズフォーラム, 2000年09月, 招待, 日本語

受賞

1. 2022年07月06日, The 36thInternational Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2021), Best Paper Award, President of IEIE, Automatic Detection of Skin Surface Structure Using Deep Learning for the Impression Mold Technique
2. 2017年08月31日, DAシンポジウム2017優秀ポスター発表賞, 一般社団法人情報処理学会システムとLSIの設計技術研究会主査/DAシンポジウム実行委員会委員長
3. 2016年05月17日, LSIとシステムのワークショップ 優秀ポスター賞（学生部門）, 電子情報通信学会・集積回路研究専門委員会委員長
4. 2016年09月14日, "第173回システムとLSIの設計技術研究発表会 優秀発表学生賞", 一般社団法人情報処理学会システムとLSIの設計技術研究会主査
5. 2016年10月24日, Outstanding Paper Award SASIMI2016, General Chair Technical Program Committee Chair
6. 2015年08月26日, 第168回システムとLSIの設計技術研究発表会優秀発表学生賞, 一般社団法人情報処理学会システムとLSIの設計技術研究会主査
7. 2015年05月23日, 第1回電子デバイス・回路・照明・システム関連教育・研究ワークショップ奨励賞, 一般社団法人照明学会中国支部長
8. 2015年08月05日, 電子情報通信学会コンピュータシステム研究会優秀若手講演賞, 電子情報通信学会コンピュータシステム研究会委員長
9. 2015年09月18日, 電子情報通信学会RECONF 10周年記念研究会 研究会優秀講演賞, 電子情報通信学会リコンフィギャラブルシステム研究専門委員会委員長
10. 2016年01月20日, 優秀リコンフィギュラブルシステム講演賞 若手部門 研究会優秀講演賞, 電子情報通信学会リコンフィギャラブルシステム研究専門委員会委員長
11. 2015年08月26日, 第168回システムとLSIの設計技術研究発表会優秀発表学生賞, 一般社団法人情報処理学会システムとLSIの設計技術研究会主査
12. 2015年12月02日, デザインガイア・ポスター賞, 電子情報通信学会デザインガイア・ポスター賞選奨実行委員会委員長
13. 2013年10月21日, Outstanding Paper Award（優秀論文賞）, SASIMI2013　General Chair，Technical Program Chair
14. 2010年05月17日, 電子情報通信学会集積回路研究会優秀若手研究ポスター賞, 電子情報通信学会集積回路研究専門委員会, 「連想メモリベース適応学習LSIの応用とその評価」に関する研究発表が評価され、優秀な講演と認定
15. 2010年03月01日, 電子情報通信学会集積回路研究会12 月度学生・若手研究会優秀若手研究ポスター賞, （社）電子情報通信学会集積回路研究専門委員会
16. 2008年04月, 2008年　第10回LSI IPデザイン・アワード　開発奨励賞, LSI IPデザイン・アワード運営委員会委員長, 階層構造型マルチポートフレキシブル連想メモリに関するLSI設計の研究成果
17. 2008年05月, 平成19年度電子情報通信学会中国支部奨励賞, 電子情報通信学会中国支部支部長, 超並列SIMDプロセッサによる高速なAES暗号化処理方法
18. 2008年05月, 平成19年度電子情報通信学会中国支部奨励賞, 電子情報通信学会中国支部支部長, 領域成長型画像分割アルゴリズムに基づくイメージスキャン画像分割アーキテクチャにおける動作周波数を向上できる処理フローでLSI設計
19. 2005年03月, 第８回（平成１６年度）丸文研究奨励賞, 財団法人丸文研究交流財団, 高速・小面積・低消費電力の全並列型最小ハミング／マンハッタン距離検索連想メモリLSIアーキテクチャとその集積化に関する研究
20. 2004年05月, 第６回 LSI IPデザイン・アワード IP賞, LSI IPデザイン・アワード運営委員会, 高速・小面積・低消費電力の最小ハミング/マンハッタン距離検索連想メモリマクロ
21. 2002年05月, 第4回LSI IPデザイン・アワード　開発奨励賞, LSI IPデザイン・アワード運営委員会, 知能情報処理のためのリアルタイム画像分割処理アーキテクチャ
22. 2002年05月, 第4回LSI IPデザイン・アワード　チャレンジ賞, LSI IPデザイン・アワード運営委員会, システムLSI 研究用SuperH 命令セット互換プロセッサIP
23. 2003年01月, "Asia and South Pachific Design Automation Conference 2003University LSI Design Contest, Special Feature Award", ASP-DAC2003 Univ. LSI Design Contest Com, A Nearest-Hamming-Distance Search Memory With Fully Parallel Mixed Digital-Analog Match Circuitry
24. 2001年, 第3回LSI IPデザイン・アワード IP賞, LSI IPデザイン・アワード運営委員会, 遺伝的アルゴリズム専用ハードウェアGAA-II
25. 1998年, 第15回井上研究奨励賞受賞, 財団法人 井上科学振興財団, VLSIレイアウト設計におけるタイミングドリブン配置・配線アルゴリズムに関する研究
26. 2018年11月10日, Young Researchers Poster Award, General Chair, The 2nd International Symposium on Biomedical Engineering, A Hardware Accelerator for Bag-of-Features based Visual Word Transformation in Computer Aided Diagnosis for Colorectal Endoscopic Images
27. 2017年12月13日, 第19回IEEE広島支部学生シンポジウム(HISS) 優秀研究賞, IEEE広島支部, 大腸内視鏡画像リアルタイム診断支援システムのためのCNN特徴とSVM分類を用いた識別手法

取得

1. 特許権, 10062161, 2018年08月28日, 内視鏡画像診断支援システム
2. 特許権, 3095376, 2018年06月27日, 内視鏡画像診断支援システム
3. 特許権, 6355908, 2018年06月22日, シンボル認識装置および車両用標識認識装置
4. 特許権, 9959473, 2018年05月01日, シンボル認識装置および車両用標識認識装置

外部資金

競争的資金等の採択状況

1. 免疫アレルギー疾患等実用化研究事業(AMED), アレルギー性皮膚疾患の病態における発汗異常の解明と治療法の開発, 2021年
2. 科学研究費助成事業(基盤研究(B)), 消化管内視鏡画像解析による客観的指標の構築と汎用診断支援システムの開発, 2017年, 2019年
3. 科学研究費助成事業(特別研究員奨励費), 消化管内視鏡リアルタイム診断支援システムのための基盤技術に関する研究, 2016年, 2018年
4. 戦略的創造研究推進事業(CREST), 頑健計器（３Ｄ計）の開発・検証, 2015年12月01日, 2018年03月31日
5. 戦略的創造研究推進事業(CREST), 頑健計器（３Ｄ計）の開発・検証, 2015年12月01日, 2019年03月31日
6. 戦略的創造研究推進事業(CREST), 頑健計器（３Ｄ計）の開発・検証, 2015年12月01日, 2020年03月31日
7. 科学研究費助成事業(基盤研究(B)), 診察時リアルタイム診断支援のための消化管内視鏡画像診断ハードウェアシステムの開発, 2014年, 2016年
   関連URL
8. 研究成果展開事業（A-STEP）, 消化管内視鏡画像診断支援のためのリアルタイムハードウェアシステムの開発, 2013年08月01日, 2014年03月31日
9. 科学研究費助成事業(基盤研究(C)), 消化管内視鏡画像解析による客観的指標の構築と診断支援システムへの応用, 2012年, 2014年
   関連URL
10. 科学研究費助成事業(基盤研究(C)), 環境に適応し成長する機能メモリベースＶＬＳＩシステムに関する研究, 2011年, 2013年
    関連URL
11. 科学研究費助成事業(基盤研究(A)), 腫瘍検出のための生体内電磁波伝搬の研究, 2009年, 2012年
    関連URL
12. 科学研究費助成事業(基盤研究(B)), 認識,学習と判断の機能を有する連想メモリベースVLSIブレインの研究, 2007年, 2009年
    関連URL
13. 科学研究費助成事業(若手研究(B)), 階層的画像抽出と連想マッチングによる対象物認識システムの集積化回路技術の研究, 2004年, 2005年
    関連URL
14. 科学研究費助成事業(基盤研究(S)), チップ間無線通信を用いた高認知度処理システムの三次元集積アーキテクチャ, 2003年, 2007年
    関連URL
15. 科学研究費助成事業(基盤研究(B)), ディープサブミクロン高集積高性能VLSIレイアウト自動設計システムの開発, 2000年, 2001年
    関連URL
16. 科学研究費助成事業(奨励研究(A)), 距離最小検出機能を有する連想メモリチップの試作と画像処理への応用, 2000年, 2001年
    関連URL
17. 科学研究費助成事業(基盤研究(C)), 適応的遺伝的アルゴリズムのための専用プロセッサアーキテクチャに関する研究, 2000年, 2001年
    関連URL
18. 科学研究費助成事業(基盤研究(C)), 最小距離検索機能を備え持つ高速・小面積連想メモリ, 2000年, 2001年
    関連URL
19. 科学研究費助成事業(基盤研究(C)), パラメータの適応的調整を許した遺伝的アルゴリズムのハードウェア化に関する研究, 1998年, 1999年
    関連URL
20. 科学研究費助成事業(奨励研究(A)), 遺伝的アルゴリズムアクセラレータを用いたVLSIアウト設計システムの開発, 1998年, 1999年
    関連URL
21. 科学研究費助成事業(奨励研究(A)), 高性能大規模集積回路に対する並列・分散レイアウト設計手法の開発, 1996年, 1996年
    関連URL
22. 科学研究費助成事業(試験研究(B)), 分散遺伝的アルゴリズムに基づくVLSIフロアプラン設計, 1994年, 1994年
    関連URL
23. 科学研究費助成事業(一般研究(C)), 大規模ネットワークの運用・管理のための分散アルゴリズムの研究, 1994年, 1994年
    関連URL
24. 科学研究費助成事業(一般研究(C)), メタヒューリスティクスに基づくVLSIレイアウト設計手法の研究, 1993年, 1994年
    関連URL
25. 科学研究費助成事業(一般研究(B)), オンライントランザクション処理のための高信頼分散ネットワークシステム構築手法, 1992年, 1993年
    関連URL
26. 戦略的創造研究推進事業(新技術シーズ創出_CREST), 頑健計器（３Ｄ計）の開発・検証, 2015年12月01日, 2021年03月31日
27. 戦略的創造研究推進事業(新技術シーズ創出_CREST), 頑健計器（３Ｄ計）の開発・検証, 2015年12月01日, 2021年03月31日
28. 戦略的創造研究推進事業（CREST), 頑健計器（３Ｄ計）の開発・検証, 2015年12月01日, 2021年03月31日
29. 科学研究費助成事業(基盤研究(B)), 消化管内視鏡画像解析の客観的指標に基づくリアルタイム診断支援システムの開発, 2020年, 2022年

社会活動

委員会等委員歴

1. 非常勤講師, 2020年09月, 2021年03月, 広島都市学園大学
2. 客員研究員, 2020年04月, 2021年03月, 東京大学大学院工学系研究科附属システムデザイン研究センター
3. 顧問, 2019年05月, 2021年03月, 一般社団法人地域QOL研究所
4. リコンフィギャラブルシステム研究専門委員会専門委員, 2019年04月, 2021年03月, （社）電子情報通信学会
5. 協力研究員, 2019年04月, 2021年03月, 東京大学大規模集積ｼｽﾃﾑ設計教育研究ｾﾝﾀｰ
6. 非常勤講師, 2019年04月, 2020年03月, 広島工業大学
7. 非常勤講師, 2018年04月, 2019年03月, 広島工業大学
8. 協力研究員, 2017年04月, 2019年03月, 東京大学大規模集積ｼｽﾃﾑ設計教育研究ｾﾝﾀｰ
9. 非常勤講師, 2017年04月, 2018年03月, 広島工業大学
10. 理事, 2017年04月, 2018年12月, IEEE広島支部
11. システムとLSIの設計技術研究運営委員会運営委員, 2017年, 社団法人情報処理学会
12. リコンフィギャラブルシステム研究専門委員会専門委員, 2017年, （社）電子情報通信学会
13. 協力研究員, 2016年04月, 2017年03月, 東京大学大規模集積ｼｽﾃﾑ設計教育研究ｾﾝﾀｰ
14. 非常勤講師, 2016年04月, 2017年03月, 広島工業大学
15. システムとLSIの設計技術研究運営委員会運営委員, 2016年, 社団法人情報処理学会
16. リコンフィギャラブルシステム研究専門委員会専門委員, 2016年, （社）電子情報通信学会
17. リコンフィギャラブルシステム研究専門委員会専門委員, 2015年06月, 2017年03月, （社）電子情報通信学会
18. システムとLSIの設計技術研究運営委員会運営委員, 2015年04月, 2019年03月, 社団法人情報処理学会
19. リコンフィギャラブルシステム研究専門委員会専門委員, 2015年04月, 2019年03月, （社）電子情報通信学会
20. 協力研究員, 2014年04月, 2015年03月, 東京大学大規模集積ｼｽﾃﾑ設計教育研究ｾﾝﾀｰ
21. 協力研究員, 2013年04月, 2014年03月, 東京大学大規模集積ｼｽﾃﾑ設計教育研究ｾﾝﾀｰ
22. TPC Vice Chair of International Conference on Solid State Devices and Materials, 2012年, International Conference on Solid State Devices and Materials
23. TPC Vice Chair of International Conference on Solid State Devices and Materials, 2011年, of International Conference on Solid State Devices and Materials
24. TPC Vice Chair of International Conference on Solid State Devices and Materials, 2010年, International Conference on Solid State Devices and Materials

学術会議等の主催

1. International Symposium on Devices, Circuits and Systems (ISDCS), Technical Program Char, 2019年06月, 2019年06月
2. The 3rd Interational Symposium on Biomedical Engineering (ISBE2018), Organizing Committee, 2018年11月, 2018年11月
3. International Workshop on Nanodevice Technologies 2018, Organizing Committee, 2018年03月, 2018年03月
4. The 21st Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI2018), Technical Program Committee, 2018年03月, 2018年03月
5. International Workshop on Nanodevice Technologies 2017, Organizing Committee, 2017年03月, 2017年03月
6. International Workshop on Nanodevice Technologies 2015, Organizing Committee, 2015年03月, 2015年03月
7. International Workshop on Nanodevice Technologies 2013, Organizing Committee, 2013年03月, 2013年03月
8. 18th Asia and South Pacific Design Automation Conference (ASP-DAC 2013), Organizing Committee, 2013年01月, 2013年01月
9. International Conference on Solid State Devices and Materials (SSDM2011), Technical Program Committee Vice Chair (Area 5. Advanced Circuits and System), 2011年09月, 2011年09月
10. 16th Asia and South Pacific Design Automation Conference (ASP-DAC 2011), Organizing Committee, 2011年01月, 2011年01月
11. International Conference on Solid State Devices and Materials (SSDM2010), Technical Program Committee Vice Chair (Area 5. Advanced Circuits and System), 2010年09月, 2010年09月